Estoy diseñando un sistema pequeño en VHDL usando el método datapath y contorller. ¿Está bien si diseño registros que no tienen una entrada de reloj (carga de datos en el flanco ascendente de la señal de carga) ya que están siendo controlados po...
¿Cuál es la diferencia entre un búfer de 8 bits y un bloqueo de 8 bits?
¿Se usan ambos para el mismo propósito?
¿El 74LS273, es un búfer o un pestillo?
Estaba en una conferencia sobre organización de computadoras y cuando escribimos lo que hace la CPU durante una instrucción adicional (como instrucciones micro), algo me hizo pensar.
No entendí cómo dejamos que uno de los FFs salga al bus int...
¿Qué sucederá si una fuente de voltaje dependiente en paralelo con una fuente de corriente dependiente.
como fuente de voltaje dependiente: 4Vx y fuente de corriente 3Ix en paralelo.
Tengo este temporizador (TIM4) que está en modo PWM. Estoy emitiendo un canal PWM y quiero esperar un poco y luego tomar las últimas muestras de ADC de una conversión DMA.
TIM4 - > ARR es 4096
TIM4 - > CCR1 es dinámico, pero comienza al...
Soy muy nuevo en VHDL y tengo un problema con el tiempo de simulación en Modelsim PE Student Edition 10.4.
Escribí algunos archivos para un modelo RTL como multiplexor, demultiplexador y registro.
Para probar mi código, intenté implementar...
Entiendo que es una buena práctica registrar los resultados de todos los módulos; entonces quiero hacer eso Sin embargo, no estoy seguro de qué significa exactamente registrar una señal de salida.
I.e. ¿Tengo que incluir la señal en un proces...
Soy nuevo en Cortex M4 y programando en un microcontrolador. Todavía estoy aprendiendo lo básico.
Estoy usando esta placa ( stm32f411re ), aquí está la manual de referencia .
Estoy intentando interrumpir la pulsación de un botón (el b...
Básicamente no tengo experiencia en ingeniería eléctrica o diseño de hardware, pero como ingeniero de software experimentado, recientemente me interesé en diseñar mi propia CPU. Seguí las instrucciones / ejercicios presentados en el libro "The E...
¿Cómo puedo cambiar / alterar el valor de un registro en dos bloques siempre diferentes para la capacidad de síntesis?
Por ejemplo:
reg temp;
always @(posedge clk1) begin
if(...) temp = 0;
end
always @(posedge clk2) begin
if(...) temp...