Preguntas con etiqueta 'generic'

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VHDL Puerto sin restricciones en una entidad

Tengo un problema con la definición de una entidad. Estoy escribiendo una envoltura que acepta varios genéricos. Entre estos genéricos hay algunos valores booleanos que tienen la función de habilitar o deshabilitar la transmisión de alguna señal...
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pasando las opciones Synplify del código TCL de Lattice Diamond

Me gustaría pasar, desde el archivo TCL que está al mando de la herramienta Diamond de Lattice, algunas opciones a la herramienta de síntesis Synplify. Por ejemplo: es posible establecer un valor del genérico VHDL en el nivel superior en la G...
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VHDL: ¿VHDL permite que la enumeración se pase a genérico?

¿Es cierto que se pueden pasar boolean, enteros y sus subtipos, así como std_logic_vectors como genéricos a una entidad VHDL? ¿Esta lista también incluye tipos de enumeración, que están definidos por el usuario, es decir, describen una enumer...
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Puertos de entrada de enteros no ordenados VHDL ¿es una mala práctica?

Estoy diseñando un filtro de interpolación personalizable y estoy buscando la mejor manera de pasar los coeficientes (en lugar de puntos de apoyo) al filtro. A continuación verá la implementación actual. package lin_interpol_filter_unsigned_pa...
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Transmisión de antena cuando se aplica una señal genérica

En un curso básico de Campo Electromagnético, llegamos para introducir antenas. Estudiamos el comportamiento de la antena calculando el campo eléctrico creado cuando se aplica una entrada sinusoidal (la corriente que fluye en un dipolo) al dipol...
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VHDL: ¿Cómo instanciar diferentes componentes dependiendo del valor de genérico?

Tengo un bloque de memoria que se inicializa con diferentes valores. Por lo tanto, he creado diferentes entidades en las que el hardware real es el mismo: una memoria RAM de doble puerto, pero los archivos utilizados para inicializar la memoria...