¿Cómo se logra físicamente una gran robustez de avalancha para un MOSFET y cuáles son las compensaciones en otros parámetros para obtener una alta calificación de avalancha? Además, ¿cómo se debe interpretar la energía de avalancha incluida en la hoja de datos? Otra forma de afirmar esto puede ser, para un diseño dado, ¿cómo sabe qué tan alto será su calificación? Gracias.
¡Este tema puede ir muy profundo! Intentaré decir un poco al respecto, de acuerdo con mi comprensión, para al menos comenzar.
Los fabricantes de Power FET comenzaron a anunciar que sus transistores eran "avalancha robusta" a mediados de los 80. Si bien hubo, y todavía hay, cierta confusión en cuanto a lo que esto significa, muchos FET de poder modernos tienen un grado de solidez frente a las condiciones de avalancha.
Físicamente, la solidez de la avalancha se logra al prevenir los mecanismos que de otra manera degradarían o destruirían un FET en caso de avería. Los dos que conozco son de inyección instantánea y de portador en caliente. Cuando un FET experimenta un retroceso, esencialmente se enciende por sí solo en caso de avería y no se puede volver a desactivar fácilmente, lo que resulta en destrucción. La inyección de portadores en caliente es un fenómeno que puede degradar un FET o alterar sus características con el tiempo, incluso si no entra en "ruptura profunda". El fenómeno es, de nuevo, bastante complejo, pero básicamente se generan portadores de alta energía en la región de agotamiento del drenaje y, si están cerca de la puerta, pueden penetrar la puerta e impregnarla con carga permanente.
Ambos de estos fenómenos se pueden evitar si la corriente de ruptura se realiza para que se ejecute a través de una ruta segura donde no genere portadores calientes problemáticos cerca de la puerta y no active el BJT de parásitos. Un FET robusto de avalancha no se recupera, por lo que para VDS por encima de su índice de avalancha, actúa como un diodo de TVS. Esto se logra físicamente al alterar el perfil de dopaje de la puerta trasera o agregar una difusión auxiliar del cuerpo de drenaje que está diseñada para correr una corriente considerable sin problemas de puntos calientes térmicos y sin activar ningún BJT parasitario. En cuanto a las ventajas y desventajas del diseño, no soy lo suficientemente experto como para decirlo, supongo que agrega área de troquel y quizás capacidad parásita adicional.
Cuando se produce una avalancha de FET resistente, el VDS se sujetará cerca del voltaje de ruptura. Cualquier corriente que pase por el FET en este momento dará como resultado una disipación de potencia significativa (ID * BVDSS). Pero a menudo, los diseñadores de suministro de energía solo necesitan descomponer el FET por un corto tiempo. Esta situación se produce, por ejemplo, cuando hay energía residual en el inductor de una fuente de alimentación de modo de conmutación después de un evento de conmutación. Los diseñadores pueden calcular la energía en el inductor que se debe disipar, y las curvas de la hoja de datos les permiten calcular el aumento de la temperatura de la unión que resultará. Siempre que el transistor pueda tolerar la energía que se le entrega en una avería sin problemas térmicos, puede sobrevivir incluso a eventos de avería periódica.
En caso de que no esté claro, esto se trata de sobrevivir ante eventos de avalancha transitorios, NO condiciones de avalancha DC.
Los materiales de los proveedores de FET le brindarán una mejor guía práctica de cómo interpretar las curvas de la hoja de datos y el diseño de avalanchas. Recomiendo los siguientes dos libros blancos:
Los dispositivos de alto voltaje necesitan absorber su energía, en su lugar. Espero que la profundidad de la unión de 10 micrones sea la correcta, por lo tanto, 1.14uS es una predicción del tiempo de supervivencia para alta densidad de corriente en un pulso de avalancha.
Silicon tiene temporizadores térmicos computables.
1micron ^ 3 es 11.4 nanosegundos
10micron ^ 3 es 100 * 11.4 nanosegundos o 1.14uSec
100 micras ^ 3 es 100 * 100 * 11.4 nanosegundos o 114uS
1,000 micras ^ 3 es 100 * 100 * 100 * 11.4 nanosegundos o 11.4 milisegundos. Esto es 1 milímetro, probablemente 3 veces el grosor típico de la oblea.
Las estructuras de ESD sobreviven moviendo la energía de ESD hacia el INTERIOR del silicio. ¿Son las estructuras de avalancha las mismas? Calentar el volumen permite que el calor fluya en DOS direcciones, en lugar de solo una si la superficie tiene que absorber toda la energía.
Una oblea sin diluir a 300 micrones tendrá 1.14 milisegundos de Tau térmica.
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