K50-HC0CSE25.0000MR La señal del reloj no se controla para corregir los niveles lógicos

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Estoy usando un K50-HC0CSE25.0000MR para generar un reloj de 25 MHz para el DDS IC AD9833 . He conectado la salida del reloj directamente a la entrada MCLK de AD9833 como se muestra en el diagrama. .

La hoja de datos muestra la señal del reloj que llega a 0.1VCC y 0.9VCC. Sin embargo, la señal de reloj que percibo al sondear solo varía de 1.1V a 2.8V (para 5V VCC). Con osciladores activos como estos, ¿es necesario dejar caer la salida a través de una resistencia? La configuración de su prueba sugiere que solo lo dejaron caer sobre una tapa de 50pF. Esperaba que la capacitancia de entrada del pin MCLK fuera suficiente (3pF, la hoja de datos dice que el máximo es 50pF).

    
pregunta user1155386

1 respuesta

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Parece que tiene un exceso de carga en la señal del reloj a 2.8V para lógica de 5V.

La especificación de Kyocera indica Vo="1" a 0.9Vcc @ 16mA, para Vcc = 5V esta caída representa 0.1 * 5V = 0.5V @ 16mA Zout = 0.5V / 16mA = 31Ω, lo cual es bueno.

Esto significa que si también tuvo una entrada externa de clk con terminador de 50Ω que carga su salida de Kyocera, debería alcanzar 50 / (50 + 31) * 5V = 3.1V a menos que se reduzca por un exceso de carga capacitiva. El umbral nominal es 2.5V.

Podría ofrecer más detalles de diseño si desea una mejor respuesta:

  • esquema, diseño, formas de onda, método de sonda, voltaje de CC en cada pin de CC.

    • la serie R en el esquema del kit de diseño es DNI pero 25 Ω podría mejorar la simetría del reloj. Pullup / down 100 ~ 330 Ω también puede mejorar la integridad en lugar de 50Ω para la ext. reloj (si se usa), de lo contrario, busque problemas, esto no es normal.
respondido por el Tony EE rocketscientist

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