Ruido de frecuencia de muestreo en SAR ADC

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Estoy diagnosticando un diseño heredado que utiliza un ADC AD7862 SAR.

  • La entrada es 500 Hz, sinusoide de 2.4 Vpp, ruido relativamente bajo.
  • La salida digitalizada agrega una forma de onda de componente de ruido +/- ca 0.25 Vpp.
  • El pico espectral de FFT (7484 Hz) del ruido está cerca de la frecuencia de muestreo, 7782 Hz. Espero una pequeña cantidad de ruido de frecuencia de muestreo, pero no esta cantidad extrema. La forma de onda del ruido también aparece sinusoidal, no como una cuantización típica.
  • Por supuesto que puedo FIRMAR después del hecho, pero preferiría encontrar la causa raíz.
  • Las señales de control digital a ADC están sonando en el punto donde casi alcanzan los umbrales V (INH) y V (INL). ¿Podría ser falsa la activación? ¿Afectando el proceso de SAR? De lo contrario, las señales digitales son nominales.
  • Feliz de compartir diagramas, etc.
pregunta Michael L Anderson

1 respuesta

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El ruido de la interfaz, desde el lado digital, puede establecer un piso, como ha visto. ¿Cura?

La MCU suena, porque las sobrecargas de reloj de 1 nanosegundos descargan bruscamente el cucharón de carga de un chip, los diversos condensadores de sustrato de parásitos y cualquier compuerta FET no utilizada en la lógica / fallos / memorias inactivas. Este abrupto hundimiento de VDD (y aumento de GND) en la MCU aparecerá en las señales de la interfaz al ADC. El timbre será de aproximadamente 100MHz, tal vez 200MHz. Usaremos 100MHz a + -1volt. La velocidad de giro es d (1 * sin (100MHz * 2pi * t)) / dt = 628 MegaVolts.

Todas las señales de sus interfaces, incluso los niveles "silenciosos", tendrán esta basura y este slewrate.

Sus estructuras ESD de ADC, entre 3pF y 10pF de tamaño, responden a estos voltajes cambiantes y fluyen las corrientes; esas corrientes necesitan volver a casa, volver a la MCU, y esas corrientes exploran todas las rutas posibles, incluyendo las entradas de señales analógicas de su sensor. La mayor parte de la corriente sale por la ruta de impedancia más baja, el ADC VDD y GND, a través de esas inductancias. Estas inductancias suenan debido a las capacidades de los sustratos del pozo de un chip.

simular este circuito : esquema creado usando CircuitLab

¿Solución? ralentizar los bordes y reducir la amplitud de las corrientes. ¿Cómo? inserte resistencias (1k o 10K) en las líneas de la interfaz y agregue topes de 100pF en el lado del ADC de las interfaces.

    
respondido por el analogsystemsrf

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