¿Cuál es la relación entre el bus periférico DAC y el tiempo de conversión / establecimiento?

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Pasando por la hoja de datos y el manual del usuario de LPC17xx, lo que es bastante evidente es cómo seleccionar las distintas opciones de reloj para el divisor de reloj periférico, es decir: 

00   PCLK_peripheral = CCLK/4
01   PCLK_peripheral = CCLK
10   PCLK_peripheral = CCLK/2
11   PCLK_peripheral = CCLK/8, except for CAN1, CAN2, and CAN filtering when “11” selects = CCLK/6.

¿Pero lo que no es evidente es cómo varias velocidades de reloj afectan el tiempo de conversión (o el tiempo de ajuste) de la salida del DAC? ¿Resultaría CCLK / 8 en tiempos de asentamiento más largos en comparación con CCLK / 2?

En caso de que no existan tales relaciones y el tiempo de conversión / liquidación solo dependa del bit DAC BIAS (DACR [16]), ¿por qué los diseñadores dieron esta opción para elegir entre diferentes fuentes de reloj?

Por favor, perdóname si estoy preguntando algo que es claramente obvio. ARM es una nueva arquitectura para mí y he buscado en la literatura disponible. También revisé algunos tutoriales, pero la pregunta sigue sin respuesta.

CPU: LPC1768

    
pregunta Bhavneet Singh Bajwa

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Creo que ahora entiendo la razón por la que los diseñadores proporcionaron un reloj periférico programable al módulo DAC.

Se puede usar en los casos en que deseamos utilizar el módulo DMA para proporcionar datos al módulo DAC. El reloj periférico se alimenta a un contador (que se puede escribir a través del registro DACCNTVAL) que genera una interrupción de hardware (INT_DMA_REQ) que el módulo DMA puede utilizar para generar datos.

Por lo tanto, proporcionar un reloj periférico con prealar programable junto con un contador programable ayuda a lograr todo tipo de tasa de actualización.

    
respondido por el Bhavneet Singh Bajwa

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