Estoy leyendo Organización de Computadoras Estructuradas, sexta edición por Andrew S. Tanenbaum y Todd Austin. El capítulo 3.3.5 habla sobre los chips de memoria. Estoy confundido acerca del siguiente párrafo, que se relaciona con el diagrama en la diapositiva 17 aquí: enlace
Hace años, los chips de memoria más grandes se organizaban a menudo como la Fig. 3-30 (b). A medida que las palabras de memoria han crecido de 8 bits a 32 bits y más, los chips de 1 bit de ancho Comenzó a ser inconveniente. Para construir una memoria con una palabra de 32 bits de 4096K × 1 fichas requiere 32 fichas en paralelo. Estos 32 chips tienen una capacidad total de al menos 16 MB, mientras que utilizando 512K × 8 chips requieren solo cuatro chips en paralelo y Memorias bajas tan pequeñas como 2 MB. Para evitar tener 32 chips para memoria, la mayoría de los chips Los fabricantes ahora tienen familias de chips con anchos de 4, 8 y 16 bits. Y el La situación con palabras de 64 bits es aún peor, por supuesto.
Mi idea es que la memoria es solo una matriz gigante de bytes, y la carga de un entero de 32 bits solo agarra 4 bytes "adyacentes". Pero si la memoria se compone de chips que tienen 8 líneas de datos, como en (a), ¿realmente lee un byte en el mismo desplazamiento dentro de cada chip de 4 chips a la vez, y luego combina el resultado?
Además, el libro no dice explícitamente qué tipo de ventaja tiene el chip (b) con su única línea de datos, pero supongo que se puede acceder a toda la memoria (aunque con menos ancho de banda en general) usando menos datos. líneas en total. Una memoria de 16MiB de 32 (512K x 8) chips tendría 256 líneas de datos, para una densidad de 65KiB / línea de datos. Una memoria de 16MiB con 32 (4096K x 1) chips podría cargar una palabra de 32 bits, pero con solo 32 líneas de datos a 524KiB / línea de datos. ¿Es esta una posible ventaja para el chip (b) y mi trabajo es correcto?
