Elección de un cristal y condensadores de carga para el microcontrolador

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Estoy tratando de elegir una combinación de cristal y condensador de carga para el microcontrolador de la serie atmel UC3C . El reloj de la CPU objetivo que estoy disparando está cerca de la frecuencia máxima de 66 MHz.

Aquí está la configuración que creo que lograría mejor este objetivo:

Un cristal de 11MHz está unido entre XIN0 / XOUT0 con los condensadores de carga apropiados. Luego use el PLL para multiplicar la frecuencia por 6 . Utilice el PLL 66MHz como el reloj de la CPU sin división.

Aquí es donde tengo algunas preguntas:

He especificado una variedad de cristales de 11MHz. Todos ellos tienen una estabilidad de frecuencia de 50 ppm y una tolerancia de frecuencia de 30 ppm. Sin embargo, hay varios ESR. Según esta fuente , la ESR representa aproximadamente las pérdidas masivas en el cristal, por lo que un valor de ESR más bajo sería el mejor opcion Correcto?

¿Hay una diferencia significativa entre cómo llego a la frecuencia del reloj 66HMz de la CPU?

Tengo algunas opciones además de mi elección original de un multiplicador PLL de 6:

  1. Multiplica 11MHz por 12 , luego divide por 2 para una salida de PLL de 66MHz . Sin divisor de reloj de la CPU.
  2. Multiplica 11MHz por 24 ( multiplier = 12 , divider = 0 ). Divisor de reloj de la CPU de 4 .
  3. Multiplica 11MHz por 12 , PLL divider = 1 para 132MHz PLL output . Use un divisor de reloj de CPU de 2 .

Todos estos parecen ser igualmente válidos menos el nivel de complejidad del código para lograr cada elección. ¿Debo seguir con mi actual suposición de que "lo más simple es lo mejor", o alguna de estas otras soluciones crea un mejor reloj de CPU?

Todo el cristal que he encontrado en 11MHz requiere una capacitancia de carga de 18pF o está en series . ¿Hay alguna razón para elegir uno sobre el otro? No puedo decir nada diferente entre las especificaciones (la misma tolerancia / estabilidad de frecuencia, la misma ESR, aproximadamente el mismo rango de temperatura) la documentación de Atmel solo muestra configuraciones de cristal paralelo.

Si termino usando una configuración paralela, ¿qué tan cerca deben estar los condensadores de carga a la capacidad de carga especificada del cristal?

La hoja de datos de Atmel proporciona una ecuación para calcular el valor de cada condensador de carga:

$$ C_ {LEXT} = 2 (C_L - C_i) - C_ {PCB} $$

C_i se proporciona en la hoja de datos como 1.7pF . No estoy seguro de cómo calcular C_{PCB} , pero me imagino que es mayor que 0. Esto significa que C_LEXT es como máximo 32.6pF . Hay algunos capacitores 30pF , 32pF y 33pF 1% C0G . Pienso que los condensadores 30pF son la mejor opción porque aún son relativamente baratos en comparación con los condensadores 32pF y no exceden el límite de% co_de como los condensadores 32.6pF más baratos. ¿Tengo razón en mis suposiciones y conclusiones?

Finalmente, ¿es esta una buena configuración? ¿Hay otros cristales de frecuencia que debería considerar investigar?

    
pregunta helloworld922

2 respuestas

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Mi comprensión del asiento del pantalón para los condensadores de carga (correcciones invitadas) es así:

Cuando se corta un cristal para una cierta capacitancia de carga, se mide con esa capacitancia a través de él durante el recorte final de fábrica. No hay nada mágico en el valor. Es simplemente una forma de decir que si diseña su circuito para que presente esa misma capacitancia, entonces su cristal estará dentro de la tolerancia establecida (.005% o lo que sea).

Entonces, sumas toda la capacitancia en tu circuito, y luego agregas lo que se necesita para llevarlo a la especificación. Usaremos sus números. La capacitancia perdida debida a las trazas en el tablero obviamente variará con el tablero, así que supongamos que es 1.3 pf. Un número que inventé, para ir con la capacitancia del oscilador del microprocesador, se estableció en 1.7 pf. Entonces, tenemos 3 pf en paralelo con el cristal. El cristal quiere 18pf, así que tenemos que compensar la diferencia de 15 pf con partes discretas.

Dado que los dos condensadores de carga están en serie (Gnd- > cap- > xtal- > cap- > Gnd), duplicamos el valor de la tapa a 30pf. Dos tapas de 30 pf en serie nos dan los 15 pf que estamos buscando.

Nota 1. Intenté buscar la capacitancia típica de PCB. Estaba por todo el mapa. Basta con decir que a medida que el hardware se hace más pequeño, la capacidad seguirá disminuyendo. Muchos valores típicos reclamaron menos de 1 pf.

Nota 2. Si hay más capacitancia que la especificación, el cristal oscilará a una frecuencia más baja que la especificada. Si hay menos, entonces es más alto. Puede ver, que si desea ajustar el oscilador a las especificaciones, es más fácil disparar para obtener una capacitancia más baja y agregar algo más tarde, que intentar lo contrario.

Nota 3. Por diversión, busque el "condensador de truco".

Nota 4. Mi explicación del "asiento del pantalón" es suficiente como introducción, y esta técnica funciona en muchos casos, pero no en todas partes. Para obtener una visión más detallada de los principios de EE detrás de esos condensadores, consulte esta respuesta .

    
respondido por el gbarry
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No soy el tipo para preguntar sobre los límites de carga, pero puedo brindarte ayuda con la configuración de PLL.

Las diferentes configuraciones de multiplicador / divisor pueden darte los mismos resultados finales, pero no todos son equivalentes. Si observa la figura 8-2, página 85, en las hojas de datos verá un diagrama simplificado del PLL. Lo que hay que saber es que cada señal en ese PLL tiene una frecuencia mínima y una máxima. La entrada y salida del divisor de la CPU también tiene una frecuencia máxima.

El truco para configurar cualquier PLL es conseguir que las diversas configuraciones sean correctas para la frecuencia de salida que desea sin violar ninguno de los límites de frecuencia mínimo / máximo.

En la hoja de datos, Tabla 40-11, página 1257, se enumeran las especificaciones de PLL. Rango de frecuencia de salida de 80 a 240 MHz. Frecuencia de entrada de 4 a 16 MHz. Tenga en cuenta que la frecuencia de entrada es la entrada al PLL, después del divisor de entrada.

También puedo decirle que desea que la frecuencia de entrada de PLL sea lo más alta posible. Hacer esto le dará a su PLL más estabilidad y menos jitter.

En cada caso, el divisor de entrada se dividirá por 1, ya que esto nos dará la frecuencia de entrada más alta dentro del rango permitido o 4 a 16 MHz.

El valor multiplicador máximo que puede usar es 21. Porque 240 MHz / 11 MHz = 21.82. Si el multiplicador se estableció en 22, la frecuencia de salida será mayor que el máximo de 240 MHz. Entonces inmediatamente podemos tirar la opción 24x.

La Tabla 40-11 muestra la frecuencia máxima de reloj de la CPU como 66 MHz. Lo que me confunde es si esa frecuencia está antes del divisor de reloj de la CPU o después. Probablemente dice en algún lugar de la hoja de datos, pero realmente no tengo ganas de leer las 1,316 páginas de hoy. Si el máximo de 66 MHz está en la entrada del divisor, entonces debe usar su opción # 1: la salida de PLL es de 66 MHz y el divisor de CPU = 1.

Pero si el límite de 66 MHz es post-cpu-divider, la opción # 3 también es válida. La opción # 3 podría tener otros beneficios al sincronizar otros periféricos, pero eso está fuera del alcance de esta respuesta.

En caso de duda, parece que la opción # 1 es su mejor opción.

    
respondido por el user3624

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