Muchas imágenes de los bloques SAR ADC de Internet muestran que la salida de la lógica SAR es la salida del SAR ADC, pero también encontré que muchos papeles muestran la salida usando \ $ V_ {salida DAC} \ $ y la \ $ V_ {in} \ $, como la imagen de abajo.
Ahora estoy un poco confundido: es la salida de SAR ADC igual a la salida de SAR lógica, y el valor de SAR Logic igual a la \ $ V_ {salida DAC} \ $, y la \ $ V_ {La salida de DAC} \ $ debe ser aproximada a \ $ V_ {en} \ $?
El SAR utiliza un circuito S & H ( Sample and Hold ) en la entrada y luego se compara sucesivamente con el voltaje para ese bit a partir del más significativo que es igual a escala completa / 2.
Si la entrada es menor que esta referencia (es decir, salida del comparador = 0), ese bit debe ser un 0 y, si es positivo, los valores retenidos se compensan con la tensión analógica de ese bit.
Después de que se aplica el desplazamiento y la diferencia se asienta y se muestrea y se muestrea la misma salida del comparador, y si el resultado es negativo o "0", no hay cambio en la aproximación y si es positivo, se aplica otro desplazamiento para esa tensión de bit. Esto se repite hasta que todos los bits se hayan comparado, ya sea un SAR de 8 bits o un SAR de 12 bits, etc.
De ahí el nombre de Registro de aproximación sucesiva (SAR).
Mi intento de explicar cómo funcionan sin especificar el tipo de hardware.
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