MUX de reloj del pobre con una entrada LVDS

Question

MUX de reloj del pobre con una entrada LVDS

#1 de Tony EE rocketscientist (0 votos)

0

Quiero enviar dos señales de reloj de 10 MHz diferentes a un dispositivo. Mi placa tiene restricciones de volumen y de potencia ajustadas y preferiría no usar un búfer de reloj / PLL / MUX IC complicado.

La primera fuente tiene un jitter de período bajo, por debajo de 10ps. La segunda fuente de jitter es menos importante.

Se me ocurrió un circuito que podría eliminar la necesidad de un MUX:

^{simular este circuito : esquema creado usando CircuitLab}

Solo una de las fuentes está habilitada en cualquier momento.

El dispositivo con la entrada LVDS es un TDC-GPX2. El modo común de entrada LVDS está limitado de \ $ V_ {ID} / 2 \ $ a \ $ 2.2V - V_ {ID} / 2 \ $ donde \ $ V_ {ID} \ $ es el voltaje de entrada diferencial. \ $ V_ {ID} \ $ debe ser mayor que \ $ 0.2V \ $.

¿Hay algún problema con ese circuito? ¿Podría degradar mi señal de reloj significativamente, agregando varios picosegundos de jitter?

lvds buffer clock jitter mux

pregunta pserra

1 respuesta

Lea otras preguntas en las etiquetas lvds buffer clock jitter mux

MCU se congela cuando se desconecta la alimentación de la HMI conectada Contorno de disponibilidad / sustitución de fusible del medidor

score 0 · Answer 1

Al leer las especificaciones, incluso una fuente de corriente de 3.5 mA bipolar controlada en una carga diferencial de 100 100 agregará 4ps (p-p) de fluctuación INL a los siguientes relojes generados.

Ahora el LVDS espera una diferencia de 350 mV. entrada de 100 Ω, por lo tanto, use una fuente de voltaje de interruptor CMOS de 1.8V 25 / con una tolerancia de +/- 25% (est.) en RdsOn Pch / Nch puede tener sesgo pero significativamente más timbres sin una carga de discordancia de Z dependiendo de la prop. la demora en la trayectoria es mayor que el 10% del tiempo de subida desde la capacidad de carga inherente. Esto puede reducir su falso margen de voltaje de disparo con una pérdida de retorno cercana a 0 dB. Por lo tanto, sin una señal diferencial equilibrada, la integridad de la señal puede ser peor desde la interferencia hasta las señales de salida cercanas debido a la unidad desequilibrada.

Pero sin conocer su interferencia, el acoplamiento mutuo o el diseño de línea de banda, la fluctuación de fase agregada puede ser difícil de estimar. Pero tenga en cuenta que la hoja de datos para un t_Stop2-1 es 94.4ns con el jitter 6 sigma de aproximadamente 10ps. pero no eliminaría la carga diferencial si pudiera controlar la entrada del controlador, pero eso puede causar otros problemas de latencia.

Solo un SWAG, pero la lógica de modo actual o CML diferencial es la mejor para cualquier lógica sensible a la fluctuación de fase y utiliza mayúsculas de CoG para evitar la fluctuación de fase microfónica.

MUX de reloj del pobre con una entrada LVDS

Publicaciones recientes del blog

1 respuesta