¿La lógica combinacional se ve afectada por el reloj en FPGA? [cerrado]

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Tengo una pregunta sobre si una expresión de lógica computacional se ve afectada por el reloj si está en un proceso y todas las entradas se enumeran en la lista de sensibilidad. Si ocurre un cambio en una de las entradas, ¿simplemente cambiará sin tener que esperar al siguiente ciclo de reloj?

También tengo una pregunta relacionada, si, por ejemplo, si tiene una declaración de caso que no está en proceso, el reloj la afectará o si se produce un cambio en una de las entradas, cambiará automáticamente sin tener para esperar el siguiente ciclo de reloj.

    
pregunta suyol854

1 respuesta

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Si es combinacional, entonces no está afectado por el reloj.

Por ejemplo en VHDL 

COMB_PROCESS : Process(A,B)
begin
   Y <= A xor B;
end process;

La lista de sensibilidad solo es útil para las herramientas de simulación, no es utilizada por el sintetizador. Así que incluso si pones 

COMB_PROCESS_WITH_WRONG_SENSITIVITY : Process(A,B, CLK)
begin
   Y <= A xor B;
end process;

el resultado será el mismo. Excepto que su simulador evaluará este proceso cada vez que cambie el reloj, lo que no es el mejor.

Y para su información, con lógica de combinación simple, a menudo es más fácil no utilizar procesos: 

Y <= A xor B;
    
respondido por el Ben

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