Estoy intentando programar esta funcionalidad en un FPGA Xilinx; sin embargo, cuando lo programo para hacer esto, no obtengo salida.
Mi situación es la siguiente:
Tengo 12 bits de datos (en paralelo): los primeros 6 bits son una secuencia de 1s y 0s, y los 6 restantes son datos útiles. El objetivo es enviar estos 12 bits en serie a un FPGA diferente (que tendrá una máquina de estado programada para decodificar los datos).
La forma en que he estado intentando enviar los datos desde el FPGA principal de Xilinx es tener los doce bits como entradas en un mux. El selector será manejado por un contador (que va de 0 a 11) que a su vez se incrementa por un pulso de reloj.
En teoría, esto no me suena demasiado difícil ... Lo he implementado utilizando Xilinx System Generator y, en simulación, funciona bien. Sin embargo, cuando programo el FPGA, ¡no obtengo salida! Tengo el FPGA conectado a un osciloscopio y he verificado que funcionó. (El proceso de verificación involucró la comparación de una onda sinusoidal de 1 MHz con 0 y la pulsación cuando la onda sinusoidal es mayor que 0; esto funcionó).
Me pregunto si algo de lo que estoy haciendo suena mal en la primera escucha ... Muchas gracias.