El PCB de 6 capas está diseñado con detalles de la pila de capas para una coincidencia de impedancia de 50 ohmios que menciona un ancho de pista de extremo único para 9.18 mil.
En esta PCB, el alargamiento de la pista y los búferes también se implementan antes de enrutar las señales (1.8V LVCMOS y 1.8V HSTL) desde la fuente (enclavadas en el reloj de 200MHz) al FPGA IC.
Este PCB se fabrica con el mismo proveedor, pero han seguido la capa de capas diferentes que tiene un ancho de pista de 24.09 mil. Mi pregunta es que, a pesar de la implementación de búferes y el alargamiento de la pista, ¿ocurrirá el problema de desajuste de impedancia para la especificación de señal que mencioné anteriormente?
Gracias