Tengo un proyecto Simulink de un sistema dinámico que consiste en un integrador, un circuito de retroalimentación y una tabla de consulta. Establecí la frecuencia de muestreo en 10 MHz, que corresponde a la frecuencia de reloj del FPGA objetivo, de modo que cuando convierto el proyecto Simulink a VHDL tendrá una velocidad de reloj de 10 MHz.
Sin embargo, los resultados de salida no son correctos en VHDL. Para resolver este problema, tuve que sobredimensionar mi programa en un factor de 10. En ese caso, la velocidad de reloj FPGA es de 10 MHz, pero la velocidad de reloj del sistema es de 1 MHz. Con un sobremuestreo de 10, obtengo los resultados correctos, pero no estoy seguro de por qué. Sospecho que no se pueden cumplir los requisitos de tiempo si el sistema tiene la misma velocidad de reloj que la FPGA.
¿Es una práctica común ejecutar un sistema con una velocidad de reloj inferior, o es perfectamente normal operar a la misma velocidad de reloj que la FPGA?