Estoy tratando de simular un componente ISERDESE2 con VIVADO Modo de red DEG 8 bits de ancho. Yo emulo el comportamiento del ADC: CLK y CLKDIV están alineados en fase, CLK tiene sus transiciones alineadas con el centro del ojo de datos. En el puerto D del ISERDESE2 siempre envío la misma palabra "10101011" Las palabras que envío para deserialización son iguales a "10101011" pero en las salidas el resultado es "10111010".
El resultado cambia, supongo que necesito usar la señal de deslizamiento de bits para cambiar el resultado 3 veces para obtener la palabra correcta.
Pero en ese caso no entiendo el uso de CLKDIV, se suponía que era útil para determinar el comienzo y el final de las palabras, no parece ser el caso.
Y cuando usaré un ADC e intentaré deserializar el flujo de bits, ¿cómo puedo saber cuántos bitslips serán necesarios ya que no sé el contenido de las palabras enviadas por el ADC?
Gracias por su ayuda 