Tenía un diseño en VHDL que compilé y usaba solo un pequeño porcentaje del número total de elementos lógicos en el FPGA. Cuando hice algunos cambios menores (eliminé el controlador actual que controlaba las señales de entrada) y añadí un multiplexor 3x1 y un demultiplexor 1x3, el diseño tardó 2,5 horas en compilarse en comparación con los 20 minutos del modelo anterior y tomó el 90% de El número total de elementos lógicos.
¿Por qué hay tanta diferencia en el uso de recursos? ¿Cómo optimizo la utilización del hardware?