Tenemos un bit FPGA bloqueando comunicación serie (BiSS).
¡Las tasas de borde capaces son altas, pero la impedancia no se controla en PCB o cable!
Hay una resistencia en serie colocada en la salida FPGA pero es un valor bajo, 60 ohmios y, a través de la red, proporciona un diferencial de 90. ¿Podría esto explicar por qué el diseño funciona sin control de impedancia debido a la capacidad de carga y al aumento de RC?