El diseño de bloques CMOS digitales generalmente es algo como esto:
L debe ser mínimo para maximizar la velocidad (la corriente debe ser grande y la capacidad de la compuerta debe ser pequeña).
Si aumenta el tamaño de W, la capacitancia de la compuerta aumentará, lo que hará que la velocidad en la entrada sea más lenta que antes. Al mismo tiempo, la velocidad en la salida aumentará porque la corriente está aumentando. Por lo tanto, el W más interesante es el ancho mínimo que aún satisface la salida con un tiempo mínimo de subida y caída requerido. Para esto necesitas saber la capacidad de carga \ $ C_L \ $.
Las ecuaciones básicas del modelo de transistor tienen este aspecto (nmos):
\ $ i_ {DS} = K_n \ frac {W} {L} (v_ {GS} -v_T) ^ 2 \ $ (saturación)
\ $ i_ {DS} = K_n \ frac {W} {2L} ((v_ {GS} -v_T) v_ {DS} - \ frac {v_ {DS} ^ 2} {2}) \ $ ( triodo)
\ $ K_n = \ frac {\ epsilon_ {ox}} {t_ {ox}} \ mu_n \ $
Para las señales digitales, es más probable que el transistor se encuentre en la región del triodo debido a la alta \ $ v_ {GS} \ $, lo que hace que el transistor se comporte más como una resistencia de:
\ $ R_ {eq} = (\ frac {\ partial i_ {DS}} {\ partial v_ {DS}}) ^ {- 1} | _ {v_ {DS} = 0} \ approx \ frac { 2L} {K_nW (V_ {DD} -v_ {T})} \ $
Esta resistencia forma un circuito RC de paso bajo con la capacidad de carga. El tiempo de caída de este circuito RC es:
\ $ t_f \ approx \ ln (9) \ cdot R_ {eq} \ cdot C_L \ $
Si asume que el transistor está en la región de saturación, también puede derivar una aproximación similar:
\ $ i_ {DS} \ approx K_n \ frac {W} {L} (V_ {DD} -v_T) ^ 2 \ $
En este caso, la rampa es lineal y puedes encontrar que
\ $ t_f \ approx \ frac {C_L \ cdot 0.8V_ {DD}} {i_ {DS}} \ $
La velocidad de la entrada tendrá un efecto en la forma en que cambia la salida, pero probablemente esto lo lleve demasiado lejos. Las ecuaciones para los transistores PMOS y el tiempo de subida son idénticas siempre que reemplace \ $ K_n \ $ por \ $ K_p \ $.