ventajas de SDRAM

La principal ventaja del diseño síncrono es que su comportamiento es fácil de predecir, modelar y validar porque todo sucede en un calendario predefinido. Sin embargo, esperar un tiempo específico para realizar una acción hace que el diseño síncrono sea más lento que un diseño asíncrono comparable. E incluso cuando el circuito no responde a sus entradas lógicas, sigue consumiendo energía ya que responde a la señal del reloj.

Un circuito asíncrono puede ser mucho más rápido porque responde a sus entradas a medida que cambian. No se debe esperar una señal de reloj antes de que pueda realizarse el procesamiento. También pueden consumir menos energía ya que no tienen nada que hacer cuando las entradas están inactivas y tienen un mejor rendimiento de EMI, ya que no hay una señal digital constante flotando alrededor. Pero el diseño de tales sistemas es mucho más difícil porque todas las combinaciones de entradas a lo largo del tiempo deben tenerse en cuenta para garantizar el funcionamiento correcto del circuito. Cuando dos entradas cambian en casi al mismo tiempo, esto se denomina condición de carrera y el circuito puede tener un comportamiento indefinido si el diseñador no planeó cada combinación de entradas en cada combinación de tiempo.

Comparando y contrastando sincrónicamente con el diseño asíncrono, probablemente piense que las grandes empresas como Samsung pueden gastar miles de millones en la investigación y el diseño para modelar completamente un circuito DRAM para que su funcionamiento sea realmente estable y luego lo haríamos realmente rápido. Memoria de muy baja potencia. Entonces, ¿por qué SDRAM es mucho más popular?

Si bien el diseño asíncrono es más rápido que el síncrono en las operaciones secuencial , es mucho más fácil diseñar un circuito para realizar paralelo o operaciones de simulación si las operaciones son síncronas. Y cuando se pueden realizar muchas operaciones al mismo tiempo, la ventaja de velocidad del diseño asíncrono desaparece.

Por lo tanto, tres cosas principales a considerar al diseñar un circuito RAM son la velocidad, la potencia y la facilidad de diseño. SDRAM gana sobre DRAM simple en dos de cada tres de ellos y por un margen muy grande.

Citas de Wikipedia:

Memoria dinámica de acceso aleatorio -

  

El cambio más significativo y la razón principal por la que SDRAM tiene   RAM asíncrona suplantada, es el soporte para múltiples internos   Bancos dentro del chip DRAM. Usando unos pocos bits de "dirección de banco" que   Acompañar cada comando, se puede activar un segundo banco y comenzar.   leyendo datos mientras se está realizando una lectura del primer banco. Por   alternando bancos, un dispositivo SDRAM puede mantener el bus de datos continuamente   ocupado, de una manera que la DRAM asíncrona no puede.

Memoria de acceso aleatorio dinámica sincrónica -

  

DRAM clásico tiene una interfaz asíncrona, lo que significa que   responde lo más rápido posible a los cambios en las entradas de control. SDRAM   tiene una interfaz síncrona, lo que significa que espera una señal de reloj   antes de responder a las entradas de control y, por lo tanto, se sincroniza con   El sistema de bus de la computadora. El reloj se utiliza para conducir un interno.   Máquina de estados finitos que canaliza los comandos de entrada. Los datos   El área de almacenamiento está dividida en varios bancos, permitiendo que el chip funcione.   en varios comandos de acceso a la memoria a la vez, intercalados entre los   Bancos separados. Esto permite mayores tasas de acceso a los datos que una   DRAM asíncrona.

     

Canalización significa que el chip puede aceptar una nueva   comando antes de que haya terminado de procesar el anterior. en un   escritura canalizada, el comando de escritura puede ser seguido inmediatamente por   otro comando, sin esperar a que los datos se escriban en el   matriz de memoria. En una lectura canalizada, los datos solicitados aparecen después de una   número fijo de ciclos de reloj después del comando de lectura (latencia), reloj   ciclos durante los cuales se pueden enviar comandos adicionales.

La DRAM asíncrona siempre es más lenta que la DRAM síncrona en la misma tecnología. Esto se debe a que las líneas RAS, CAS, WE y CS en DRAM deben secuenciarse en un orden particular para realizar operaciones de lectura y escritura en el chip. Además de los anchos de pulso mínimos en cada una de estas líneas, hay tiempos de configuración y retención entre varios pares de ellos que deben permitirse, y en conjunto, todos estos tiempos se suman a un tiempo de ciclo relativamente largo.

Al agregar una señal de reloj común, una SDRAM elimina todos esos requisitos independientes de configuración y tiempo de espera; en cambio, las cuatro líneas tienen los mismos requisitos en relación con el reloj común. Esto permite que el reloj sea mucho más rápido que el número equivalente de bordes en el chip DRAM.

Además, como han señalado los demás, el reloj síncrono permite que tanto la interfaz externa como la operación interna del chip SDRAM se canalicen en gran medida, lo que permite que se realicen muchas más lecturas y escrituras individuales en un período de tiempo determinado. La latencia de lectura puede ser un poco más debido a esta canalización, pero el ancho de banda general de la memoria ha mejorado enormemente.

Observaría que también hay SRAM síncronas (SSRAM) que se utilizan en sistemas de alto rendimiento por las mismas razones.

Además de la respuesta de Dave Tweed, el reloj SDRAM es más fácil de diseñar. Específicamente solo el reloj debe estar "limpio". Los otros pines de control pueden tener fallas siempre y cuando 1) no infrinjan los requisitos de sobre / recorte 2) se acomoden a tiempo para cumplir con los requisitos de SDRAM.

La matriz de memoria dentro de una DRAM y SDRAM son esencialmente las mismas (aunque hay diferencias). La clave de SDRAM es que pone en cola el acceso a la memoria para que no incurra en la misma sobrecarga para cada acceso. Entonces, ya sea en modo ráfaga o en canalización, el acceso no se inicia y luego se detiene para cada lectura / escritura. Internamente, los arreglos de memoria se dividen en bancos, por lo que la actividad puede ocurrir en un banco, mientras que otra actividad está terminando en otro. Esto significa que tiene un mayor rendimiento efectivo, todos los demás factores son iguales.