D FLIP FLOP Cadencia

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BásicamenteestoydiseñandoDflipflop.Mientrashagomissimulacionesdediseñoprevio,noobtengolasalidaQparalasentradas.Verlosadjuntosadjuntos.PerocuandointentétomarlasalidadeCLKPULSE,obtuvealgunasseñalesenzigzag.¿Puedescompartirtuspensamientossobreesto?

UtilizandoelentornoCadence,TSMC180nmTech

    
pregunta Vinay Reddy

1 respuesta

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  1. @CapnJJ Creo que es diseño personalizado con 0.18um.
  2. @Vinay: En primer lugar, necesita ejecutar simulaciones realistas. Encuentra pies de tu tecnología. Ahora encuentra 0.2ft. Ajuste el tiempo de subida y bajada para las señales de entrada. Una señal de entrada realista se muestra en 3 a continuación.
  3. Un generador de reloj de dos fases sin superposición con ciclo de trabajo ajustable
  4. DETFF, El uso de Flip-flops disparados Dual Edge en aplicaciones de baja potencia y bajo voltaje
  5. Más útil, doble borde de baja potencia - estática disparada D flip-flop
  6. Todos los tamaños en sus esquemas son pw, nw y rw. Creo que puedes leer más sobre el diseño analógico antes de intentar sacar la cinta.
respondido por el user202176

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