Background
Actualmente estoy trabajando en un diseño que puede contener varios módulos de cómputo del mismo tipo. Estos módulos se probarán automáticamente con la ayuda de algunos FPGA.
Para crear un solo esquema y enrutar solo una vez que haya creado un diseño multicanal para el conector del módulo y los circuitos circundantes. Esto funciona bastante bien.
Problema
Los módulos tienen 33 GPIO que necesitan ser probados. En teoría, podría crear 33 puertos IO en el esquema del módulo y luego usar la instrucción de repetición en la hoja superior de los 33 de ellos. Luego, podría dividirlas en las señales para cada módulo (33x4 = muchas) y conectar todas las señales del módulo 1 a FPGA 1 ... módulo n a FPGA n. Pero eso significa que la identificación tiene que colocar etiquetas de red de 33x4x2 y nadie podrá mirar el escándalo y dormir tranquilo esa noche.
¿Solución posible?
Sería bueno poner las 33 señales IO en un bus. Luego use la instrucción de repetición en el bus. De esta manera, podría tener 4 buses en mi hoja superior que me conecto a los diferentes FPGA. Muy limpio y legible. Pero no creo que sea posible anidar buses.