¿Por qué la tensión de entrada de los transistores en el circuito CMOS está configurada en Vdd cuando se calcula la resistencia equivalente?

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Cuando se deriva la fórmula de resistencia equivalente del inversor NMOS, el gráfico que se usa en la derivación es como se muestra:

$$R_{eq}=\frac{1}{-V_{dd}/2}\int_{V_{dd}}^{V_{dd}/2}\frac{V}{I_{Dsat}(1+\lambdaV_{dd})}dx\approx\frac{3}{4}{V_{dd}}{I_{dsat}}(1-\frac{7}{9}\lambdaV_{dd})$$CuandocalculélasresistenciasequivalentesdelostransistoresNMOSyPMOSenuninversorCMOS,semeindicóqueusaraestafórmulayparaquelacorrientesaturadaquejuegaunapartetome$$I_{Dsat}=\frac{B}{2}(V_{gs}-V_t)^2=\frac{B}{2}(V_{dd}-V_t)^2$$dondeBesunapropiedaddeltransistor.

¿PorquésetomaVddcomolatensióndelafuentedelapuertadeambostransistoresparalacorrientesaturadasiningunoestáensaturaciónenesepuntoenelgráficoV(salida)=V(V(entrada))delinversorCMOSyporqué?¿Utilizadoenladerivaciónenprimerlugar?¿Cómoestáconectadoalaresistenciaquequeremos?

Editar:laresistenciaquesolicitoeslaresistenciadinámicadeltransistorutilizadoalcalculareltiempoderetardodelflancoascendenteydescendentedelgráfico.Lasecuacionesdetiempoderetardosedancomo:$$tp_{HL}=0.69R_{eqn}C_l$$dondeCleslacapacitanciadelinversorytpHLeseltiempoparaqueelvoltajedesalidapasede1lógicoa0lógico(voltajemásaltoymásbajo).Esta"descarga" del transistor es realizada por el transistor NMOS, por lo que Reqn es su resistencia dinámica. Similar es con Reqp (tpLH). Las fórmulas anteriores están conectadas a este Reqn y Reqp pero no entiendo la forma en que se calcula y por qué utiliza Vdd para ambos transistores al calcular la corriente saturada cuando no están en un estado de saturación a ese voltaje, más bien NMOS es lineal y PMOS se apaga.

    
pregunta edward_d

1 respuesta

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Suponemos que la entrada a una puerta CMOS está controlada por otra puerta CMOS, y que la salida de una puerta CMOS se encuentra en \ $ V_ {DD} \ $ para una lógica 1 o en tierra para una lógica 0. También (generalmente) asumimos que las fuentes de todos los transistores NMOS están vinculadas a tierra y que las fuentes de todos los transistores PMOS están vinculadas a \ $ V_ {DD} \ $.

Otro supuesto simplificador es que las entradas de la puerta lógica que desea analizar son estables y están en \ $ V_ {DD} \ $ o en tierra. Si la entrada está en \ $ V_ {DD} \ $, los transistores PMOS se cortan y solo nos interesa lo que están haciendo los transistores NMOS. Como la fuente de NMOS está en el suelo usamos $$ V_ {GSN} = V_G - V_S = V_ {DD} - 0 = V_ {DD} $$ Si asume que la entrada de la puerta lógica está en tierra, entonces el NMOS se cortará y \ $ V_ {GSP} = -V_ {DD} \ $.

Por supuesto, eso es un montón de suposiciones simplificadoras. El comportamiento dinámico es mucho más complejo, y el \ $ R_ {DS} \ $ efectivo cambia a medida que cambia el voltaje de salida de la puerta lógica (y, por lo tanto, el \ $ V_ {DS} \ $ del transistor). Si realmente desea buenas respuestas, simule en SPICE con tiempos de aumento / caída de entrada precisos y capacidades parásitas. Para los cálculos del respaldo de la envolvente, podría aproximar \ $ R_ {DS} \ $ con algo así como el doble del efectivo \ $ R_ {DS} \ $ cuando \ $ V_ {DS} = V_ {DD} \ $ pero esto sería ser realmente crudo El \ $ R_ {MID} \ $ en su primer gráfico es otra aproximación usando \ $ I_ {DS} \ $ cuando \ $ V_ {DS} = V_ {DD} / 2 \ $.

El gráfico inferior que proporcionas ilustra el comportamiento de CC y no es muy relevante para el comportamiento de cambio transitorio.

    
respondido por el Elliot Alderson

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