Estoy enfrentando un problema serio con un diseño que usa el PHY KSZ9031 de Micrel. Los mismos esquemas se utilizan para ambas versiones del mismo producto. Es posible utilizar ambas velocidades desde 100Mbit hasta 1Gbit. Por supuesto, hay algunos cambios, pero la mayoría de ellos no están relacionados con el circuito de los PHY, excepto por el voltaje de 1,8 V que se utiliza para alimentar los pines 16, 34 y amp; 40 respectivamente y se denominan DVDDH. El síntoma es que a 100 Mbit el enlace no siempre es estable, y a 1 Gbit la situación es peor. Cuando se trata del tráfico de datos, la situación es mucho peor porque pierdo paquetes y no puedo entender por qué sucede esto.
Sin embargo, he medido todos los voltajes de la PHY y todo está de acuerdo con la hoja de datos. Entonces pensé que hay un problema con la Interfaz MDIO porque es bueno tener resistencias de subida o bajada en las señales de Restablecimiento e Interrupción de MDIO, que en ambas versiones faltaban, pero todo funciona perfectamente con la primera versión. . No ayudó.
Entonces pensé que sería una buena idea usar el bucle analógico y digital para descubrir dónde está el problema. Sus colegas se dieron cuenta de que el problema está entre el conector PHY y el conector RJ45 (con magnetismo integrado), lo que para mí significa que la interfaz RGMII es eléctrica y en términos de diseño. Así que todavía tengo que encontrar el error entre los PHY y los conectores.
Desafortunadamente, el diseño es exactamente el mismo que antes y entre PHY y magnetismo no hay nada, solo las líneas. Entonces pensé que podría ser algo con el magnetismo de los conectores, pero si fuera así, la primera versión tampoco funcionaría. En cualquier caso, decidí pedir otro conector, como se muestra en la hoja de datos, eliminando el original usado y haciendo las conexiones con el cable. Tampoco ayudó. El enlace siempre estuvo aquí a 1Gbit pero no a 100Mbit. Y cualquier intercambio de datos no fue posible. Así que no puedo entender lo que está mal aquí.
Al mismo tiempo, me di cuenta de que el diseño del primer diseño es un diseño de 16 capas y el nuevo tiene 18, pero nuevamente no puedo entender si podría jugar un papel especialmente en relación con el enlace. Por lo que sé, podría ser crucial si discutimos sobre velocidades de 1 Gbit y nunca he enfrentado dificultades a 100 Mbit, incluso si las líneas no tuvieran la misma longitud o incluso sin enrutamiento paralelo.
Entonces, en este caso, estoy realmente confundido y no tengo ninguna otra idea, tratando de entender qué podría afectar el enlace en este caso y luego puedo comenzar a trabajar con el intercambio de datos.
Me he quedado sin ideas porque no entiendo qué más debería verificar desde el punto de vista del hardware, ya que la prueba de bucle digital está bien, lo que significa que el lado que tiene el problema es el análogo. También verifiqué las revisiones de la PHY de los conectores y los valores de las partes que se rellenan en la placa y todo está de acuerdo con los esquemas. Detrás de los PHY se encuentra el Artix-7 XC7A200T de Xilinx.
Si alguien tiene una idea, compártela conmigo. Gracias de antemano.