calculando la frecuencia máxima de reloj del FSM

0

Supongamos que tenemos la Tabla de verdad para nuestra máquina de estados finitos.

¿Cómo podemos determinar la frecuencia máxima de reloj para el sistema, bajo el supuesto de que el retardo del cable es de 0,3 ns, el tiempo de configuración del flip-flop es de 0,2 ns y el retardo de la puerta es de 0,4 ns para puertas de 2 entradas y 0,5 ns para Puertas con más de 2 entradas.

Primero debería encontrar la función booleana para cada salida, las salidas al mundo real y las salidas para los siguientes estados del controlador, supongo. Entonces, ¿qué?

Gracias de antemano, por cierto esta es mi primera pregunta en electrónica :)

    
pregunta Mustafa

2 respuestas

1

El tiempo depende completamente de la implementación. Deberá especificar completamente todas las ecuaciones de estado, ecuaciones de transición y ecuaciones de salida. Luego pasa por un proceso de minimización para reducir las ecuaciones a un conjunto mínimo. Después de eso, puede asignar su puerta estándar y selecciones de flip-flop a los conjuntos de ecuaciones lógicas. Una vez que calcule la condición de temporización en el peor de los casos que llevará directamente a la frecuencia máxima de reloj. Parece que sabes por dónde empezar. Hay mucho trabajo por hacer antes de que puedas comenzar a tirar números de tiempo.

    
respondido por el Michael Karas
0

para una parte posterior del cálculo del sobre / verificación de la realidad.

Suposición, FF- > una capa de lógica - > FF y totalmente síncrono. - retardo + retardo del cable + SU = 0.5 + 0.3 +0.2 = 1 ns. - > Reloj a 1 GHZ.

el viaje al mundo exterior será más lento (transistores más grandes, más carga) conducir a otras puertas dependerá de la entrada del ventilador y la capacidad de la unidad de su puerta.

    
respondido por el placeholder

Lea otras preguntas en las etiquetas