¿De qué manera el uso de Flip Flops entre los enlaces de transmisión aumenta la velocidad máxima del reloj?

Creo que puede estar confundiendo el retardo de propagación en el chip con el retardo de transmisión.

Dentro de un microprocesador , la velocidad de reloj máxima está limitada por el retraso de propagación más largo a través de la lógica entre un flip-flop y otro. Insertando un flop intermedio y "canalizando" el diseño permite aumentar la velocidad del reloj. El cableado generalmente es tan corto que no se considera una línea de transmisión.

En una pizarra, no hay una ventaja razonable para insertar flip-flops discretos.

Básicamente funciona al guardar el resultado intermedio de un cálculo, por lo que puede tomar dos ciclos de reloj para hacer el cálculo en lugar de uno.

Supongamos que tienes cuatro bloques de incremento juntos, como este:

inc -> inc -> inc -> inc

Si cada uno tarda 1 ns en completarse, su período de reloj debe ser mayor que 4 ns. Ahora inserte un flip-flop en el medio, como este:

inc -> inc -> ff -> inc -> inc

Ahora su período de reloj se puede reducir a 2 ns, porque el resultado solo tiene que propagarse al flip flop antes de que llegue el próximo reloj. Luego, en el segundo ciclo de reloj, continúa el resto del camino.

En realidad, también agrega el tiempo de configuración del flip flop, por lo que su tiempo total de propagación para el incremento de cuatro es mayor, pero su reloj puede ser más rápido, lo que podría ser útil para otras partes de su circuito.