Esta pregunta es muy rudimentaria. Indíqueme el enlace si esta pregunta ya se ha hecho.
En general, cuando se trabaja con simulaciones y se analizan las celdas estándar diseñadas en base a la lógica CMOS, una carga capacitiva está vinculada a la salida de la celda o compuerta. ¿Por qué no es una carga resistiva sino capacitiva? Las características de temporización se miden después de vincular la salida a un valor capacitivo estándar. ¿No se verían afectados los retrasos medidos durante las simulaciones (por ejemplo, utilizando herramientas basadas en SPICE) debido a los tiempos de subida y bajada del condensador conectado?
Editar sección: si la carga capacitiva parece una opción realista, ¿no sería una combinación RC aún simple y más realista?