oscilador CMOS vs LVDS

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Estoy tratando de seleccionar un oscilador de reloj de 160MHz para mi FPGA. El menos costoso que encontré fue el tipo LVDS o LVPECL para esta frecuencia. Usé un tipo de CMOS antes, por lo que la salida del oscilador era de GND a VDD. Quería preguntar si podría usar el tipo LVDS o LVPECL en la misma configuración que CMOS, es decir, conectando OUTN a GND para obtener las oscilaciones GND a VDD. ¿Todavía necesitaría la resistencia de 100 Ohm entre los terminales? ¿Por qué?

Además, ¿por qué estos osciladores son tan caros? ¿Hay alternativas?

    
pregunta Nazar

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(respondiendo de los comentarios)

Puede usar un oscilador más lento y económico como su reloj base, luego usar un PLL en el FPGA para generar varios relojes internos a frecuencias más altas, más bajas o iguales para usar en su diseño.

La funcionalidad de los PLL que están disponibles para su diseño dependerá del tipo de FPGA; a modo de ejemplo (moderno), las partes de Xilinx generalmente permiten tanto la multiplicación como la división por enteros seleccionables por el usuario entre 1 y 32. Se pueden conectar en cascada múltiples etapas para obtener un ajuste de frecuencia más preciso.

Extendiendo esto a sus requisitos, puede usar un oscilador económico de 16 MHz como su reloj base y usar un PLL para multiplicarlo por 20 a 320 MHz para usar en su diseño.

Exactamente cuáles son sus opciones dependerán del tipo de FPGA que esté diseñando y de lo estrictas que sean las tolerancias de su reloj. Debe leer detenidamente las hojas de datos de todo lo que está considerando utilizar.

    
respondido por el markt

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