Tengo una pregunta acerca de la interfaz IDT6116SA15TPG SRAM a un bus de datos tri-state controlado por 74LS244 buffer tri-state. No pude encontrar una memoria antigua como 74LS289 con entradas y salidas separadas.
De acuerdo con la hoja de datos de la memoria, cuando los pines de E / S están en el estado de salida, las señales de entrada no deben aplicarse. Parece que hay una posible situación, cuando la memoria y el búfer están en el estado de salida por un breve momento durante el período de transición (Lectura - > Escritura o Escritura - > Lectura).
Una de las maneras de resolver este problema es agregar un elemento de retardo (como 74LS31) y una puerta lógica al circuito.
¿Hay una solución mejor (algo así como un controlador de memoria especial / búfer de bus)?