Operación de esta lógica CMOS

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Encontré este circuito CMOS en mi libro de texto. Dice que cuando el voltaje de entrada es de 0 V, el voltaje de salida es de 0 V, y tanto IDN como IDP son cero. Creo que el voltaje de salida es 0V debido a alguna forma de simetría. Sin embargo, no pude entender por qué IDN e IDP son cero. ¿Podría alguien explicar por favor? Gracias.

    
pregunta user3600725

1 respuesta

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Ambos transistores tendrían Vgs por debajo de su respectivo voltaje de umbral, por lo que solo la corriente de fuga fluiría Drain-to-source.

Considere este circuito como dos seguidores de fuente complementarios conectados entre sí, cada uno con resistencias de fuente de 20K.

    
respondido por el Spehro Pefhany

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