Podemos hacer que esto funcione bien para ti.
Pero hay que prestar atención a los cambios requeridos.
Está intentando usar el transistor en un modo innecesario para intentar eliminar un requisito de diseño muy común que simplemente debe ser enfrentado.
es decir, no necesita un Vgs FEt más alto, solo necesita manejar un FET adecuado de otra manera, limitando Vgsmax a un voltaje que sea suficiente para impulsar el FET en el peor de los casos, pero aún menos o mucho menos que Vgs_absmax .
Además, debe especificar los requisitos de velocidad de conmutación y tratarlos explícitamente como parte de su diseño.
Usted pregunta (en un comentario) "Si estamos utilizando el PMOS para aplicaciones de cambio rápido (~ 10μs), ..." - > Si está utilizando tiempos del orden de 10 uS (y no da ninguna indicación de las velocidades de conmutación en su pregunta), la resistencia pasiva de 30k R1 va a estropear por completo sus formas de onda de conmutación. Sin mirar la hoja de datos, puede usar una regla de capacidad de compuerta de pulgar de 1 nF. Que con 30k Rgs para apagado da una constante de tiempo de 30 microsegundos. Los tiempos de respuesta más bajos están lejos de su mayor problema.
Vgsmax del MOSFET solo debe ser con seguridad mayor que el Vgs máximo que necesita para la mejora completa del MOSFET en las peores condiciones de interés.
Muy pocos MOSFETS necesitan más de 12V Vgs para ser manejados tan fuerte como sea posible, por lo que una calificación de Vgsmax de 20V es muy aceptable.
Al hacer que R1 = R2, reduzca Vgsmax a aproximadamente 12.5V.
Mira la hoja de datos ...
VGs de 10V (en realidad -10V) es el máximo que necesita para manejar completamente el peor caso FET.
La capacitancia de la compuerta parece ser cómoda en 1 nF.
Mejor: use la curva de carga de la compuerta en la parte superior derecha de la página 6 para ver qué corriente de compuerta necesitará para eliminar la carga de la compuerta en el Vgs en el que desea trabajar.
Tenga en cuenta que solo especifican Vgs hasta 10 V en este gráfico, y que la carga de la puerta es sustancialmente mayor en niveles altos de Vgs.
"En una estimación aproximada", el uso de 1k para R1 y R2 probablemente lograría una conmutación que es del orden de lo suficientemente rápida, y Vgsmax probablemente puede ser inferior a 10 V, lo que permite un R1 aún más pequeño; eliminar también.
No es un GET maravilloso - Rdson es 125 miliOhm típico a 10V Vgs, ~ = 4A, 25 C. Ese man que obtendrías aproximadamente 4 x 125 = 500 miliOhms Rds en 4A. Eso puede ser aceptable, pero mucho mejor es posible a un costo modesto.
Para diseñar este controlador es posible, necesitamos saberlo:
Corriente máxima de conmutación.
Cambie las formas de onda de temporización: ¿activadas o desactivadas durante cuánto tiempo? tiempos de caída necesarios y por qué?
¿Cuál es la carga? (Filamento resistivo, inductivo, calentado, ...?)
Cualquier otra cosa importante que cambiará la pregunta cuando la conozcamos.
Tenga en cuenta que los voltajes de compuerta FET desean mantenerse alejados de Vgs_abs_max. La interfaz de la puerta al canal es una capa de óxido cuyo grosor se puede medir en "átomos de espesor" y se puede descomponer por un soplo de sobretensión si no está protegido. Conducir con, por ejemplo, 10 V abs máx. Y luego proporcionar una compuerta conectada a la fuente conectada a la fuente y físicamente cerca del FET. Con una carga con cualquier inductancia, agregar este zener puede transformar la confiabilidad. Esto se debe a que el acoplamiento Millar desde el drenaje a la compuerta puede, de lo contrario, causar estragos por sobretensión en el óxido de la compuerta. (Pregúntame cómo lo sé :-)).
