diseño LDO: posición del límite de salida en relación con la carga

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En la figura anterior, "Diseño LDO A" y "Diseño LDO B" son diseños indicativos de PCB de un LDO, enfocándose en su capacitor de salida.

  • "A" se refiere a un diseño donde la traza desde el pin OUT del LDO golpea primero a C1 y luego va al pin de carga VCC.
  • "B" se refiere a un diseño en el que dos trazas separadas se originan en el pin OUT: una va a C1 y la otra va al pin de carga VCC.

El LDO es LD1117-3.3V y la corriente máxima consumida por la carga es 100mA. C1 es un condensador electrolítico. El ancho de las trazas de potencia es de 32 mil. La longitud de la traza de C1 a LDO-OUT pin en la disposición "B" es ~ 200 Mil. El pin VCC (carga) tiene su propio casquillo de desacoplamiento 0.1uf, colocado cerca del pin VCC.

¿Hay algún inconveniente en el uso de la disposición "B" (dos trazas separadas del pin OUT del LDO)? Hubiera preferido "A", pero debido a las limitaciones de la junta directiva, si tuviera que ir con "B", ¿cuáles serían las consecuencias?

Gracias.

    
pregunta NK2020

2 respuestas

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El criterio principal para la colocación del capacitor de salida cuando se usan LDO es lo que necesita para la estabilidad del LDO en lugar de lo que necesita la carga. Lea la hoja de datos cuidadosamente. ( Hoja de datos LM1117 )

El LM1117 requiere una capacidad de salida mínima de 10uF con un ESR de 0,3 a 22 ohmios. Los LDO pueden tener una mala respuesta transitoria o incluso oscilar si no cumple con estas recomendaciones.

El trazo de 200 mm tendrá una resistencia de ~ 0.25 ohm si está usando 0.5 oz de cobre, menos si el cobre es más grueso ( calculadora de resistencia de rastreo de PCB ). Esto no es mucho y en realidad garantizará que cumpla con el ESR mínimo.

Usted dice que está utilizando un condensador electrolítico, ¿qué tipo? ¿Cuál es su ESR? Los electrolíticos de aluminio normales no son muy buenos y probablemente tengan unos cuantos ohmios ESR, puede que no cumplan con el requisito de 22 ohmios del LM1117.

En general, no importa dónde se coloquen los electrolíticos en una PCB, pero es importante que la tapa de 0.1uF esté cerca de la carga. Creo que A o B funcionarían.

Si estuviera haciendo el diseño, usaría mucho más que 10uF, tal vez 47uF o 100uF cerca del LDO. También usaría un condensador de tantalio. En estos días, la cerámica también es factible, pero hay que tener cuidado de que la ESR sea demasiado baja, ya que una tapa de cerámica puede tener solo una ESR de 0.01 ohm. Alguna resistencia al rastro puede ayudar entonces

    
respondido por el Kevin White
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Reemplaza todas las trazas con resistencias (de pequeña resistencia), y comprendes la diferencia. Si las trazas son largas en la disposición B, y su carga dibuja corriente en pulsos, causará más ondulación en el extremo de la carga y en la línea VCC. Si tiene una traza corta (A), desde LDO hasta el CAP y la carga, el voltaje de rizado se minimizará.

Por ejemplo, en hojas de datos de MCU (y otras), siempre se recomienda colocar el CAP muy cerca de la carga (MCU) para que cause una mínima ondulación en la línea VCC. Si utiliza el diseño B con trazas largas, intente hacerlas lo más amplias posible para minimizar la resistencia y minimizar la ondulación.

    
respondido por el user2604188

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