Me enfrenté con cierta confusión en la hoja de datos del tema:
En una sección, el PA.2 debería estar enmascarado por el bit PCIE1, ya que PA.2 es la entrada PCINT2 y debería estar dentro del rango PCINT [7: 0] y PCINT [15:12]:
Porotraparte,PA.2(PCINT2)generarálainterrupcióndecambiodePin0:
¿Hay algo que no entendí? ¿O me acabo de enfrentar un caso raro de error en la documentación?
Para ser honesto, los errores en la documentación no son tan raros, especialmente con las compañías que hacen toneladas de documentos grandes.
En este caso, mi experiencia es que la descripción del registro y el dibujo del paquete Pin son correctos. Como es de esperar. Las interacciones de los registros se documentan durante el diseño del chip, al igual que el pin-out, mientras que esas tablas son posteriores al proceso durante o después de las pruebas.
No he tenido problemas con estos chips exactos pasando por las descripciones de registro para los PCINT (nunca use esas tablas) y estoy seguro de que he usado PA2 para interrupciones varias veces ahora, aunque he usado tantos Atmels, es todo un poco borroso.
A pesar de que la cantidad de pines que son de un grupo PCIE diferente tampoco es consistente en el futuro (2 mencionados en la tabla, 4 implícitos en la descripción del registro), sí aconsejo una prueba. Nunca se sabe quién es fuerte en este caso.
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