registro de desplazamiento estático CD4015BC: pregunta de especificaciones técnicas

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Actualmente, analizando las especificaciones del registro de cambios estáticos CD4015BC, encontré un par de especificaciones para las cuales tengo algunas preguntas:

1) Los tiempos de subida y bajada del reloj deberían estar por debajo de 15, ¿qué sucede con los pulsos de reloj que tienen tiempos de subida más largos? ¿Cambian bien los registros? ¿O es que su comportamiento se vuelve poco confiable?

2) Hay una especificación sobre el tiempo mínimo de configuración de datos (30us max para VDD = 15V), ¿qué se entiende con esta especificación, por favor?

3) No encuentro nada sobre la corriente de salida máxima en los pines de salida. Lo que se menciona es: "Corriente de salida de alto nivel: típico -8.8mA, mínimo -3.0 mA" sin especificar ninguna resistencia de carga ...

Gracias por ayudar con estos.

(Actualmente estoy investigando un diseño que utiliza este tipo de registro de forma cíclica: en el inicio, se registra en un par de bits aleatorios y luego la salida del último registro se realimenta en la primera entrada. Funciona bien , los bits que se registraron están circulando a través de los registros. Pero cuando se cambia la fuente del reloj de vez en cuando, los bits que se registraron originalmente desaparecen gradualmente, todos los bits se vuelven cero ... sospecho que el tiempo de subida es lento. reloj para ser la causa ..)

    
pregunta pascalm

2 respuestas

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Los tiempos de aumento y caída del reloj se deben a (probablemente) 2 requisitos específicos.

  1. Este es un dispositivo CMOS, y las entradas lentas en estos dispositivos causan un autocalentamiento significativo debido a la conducción de la etapa de entrada en la clase A, mientras que la entrada está en la región indeterminada. Es normal ver un tiempo máximo de aumento y caída para los dispositivos CMOS.

  2. La entrada del reloj en el pestillo probablemente necesite una transición no más lenta que esta para lograr una operación determinista adecuada.

Tiempo de configuración. Esta es la cantidad de tiempo que una entrada de datos debe permanecer estable en un estado válido (ya sea alto o bajo) antes de una transición de reloj. Si no se cumple este tiempo, el contenido del registro será indeterminado.

Se puede encontrar una referencia decente para esto here

Corriente de salida. Esta es la corriente máxima y mínima disponible , y está definida por la resistencia de la etapa de salida. La resistencia de carga que puede usar está definida por esto, no al revés.

Sin un esquema adecuado, no puedo comentar por qué todos los bits finalmente se vuelven cero.

    
respondido por el Peter Smith
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Los esquemas del circuito involucrado se pueden encontrar aquí: [link] enlace .  He construido este generador de secuencia aleatoria. La mayoría de los usuarios tienen un comportamiento peculiar cuando usan lo que llaman relojes "multed", estos son relojes que vienen de un punto de parche de distribución de reloj pasivo. Tenía los mismos problemas y quería resolver el problema. Después de medir un poco alrededor, parece ser que estas señales de reloj "multed" tienen tiempos de subida significativos. En el esquema se puede ver que estos relojes pasan a través de una compilación comparativa con TL072. Pero parece que no es lo suficientemente rápido.

Con los relojes de entrada de "aumento lento" (> 1 ms), la salida del reloj en el tl072 tiene tiempos de aumento de aproximadamente 15us-20us, lo que podría explicar el comportamiento peculiar. Habría sido mejor, creo que haber usado un comparador más rápido en el circuito de entrada del reloj, supongo, para deshacerme de esta "peculiaridad".

    
respondido por el pascalm

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