Cómo calcularlo.
El DAC espera datos con una referencia de tiempo con respecto al reloj. Los datos pueden cambiar antes de que el tiempo de configuración haya expirado, pero deben seguir siendo válidos posteriormente. Los datos pueden cambiar después de que haya transcurrido el tiempo de espera, pero deben permanecer válidos antes. Esto le da una ventana 'válida' y una ventana 'puede cambiar'.
Como primer paso, organice el FPGA para cambiar los datos en el medio de la ventana 'puede cambiar' con respecto al reloj. Asegúrese de que el FPGA use el borde del reloj correcto. Algunos FPGA contienen registros de modificación de tiempo de E / S y servos de sincronización de reloj para ayudar (o complicar) esto.
Ahora que has hecho esto, observa qué efecto tiene el sesgo de propagación de FPGA en tu ventana de tiempo, se habrá comido un poco tu presupuesto de tiempo.
Ahora puede ver cuáles son sus tiempos de configuración y espera al comienzo de la interconexión. Esto le dará un presupuesto de error para el sesgo de seguimiento. Ahora puedes tolerar las longitudes de las líneas. Recuerde que la velocidad de la luz es de aproximadamente un pie / nS en el aire, aproximadamente el 70% de la PCB.
Moviendo las líneas es lo último que debe hacer un diseñador de diseño. Lo primero es asegurarse de que haya una ruta intacta del plano terrestre desde el FPGA al DAC que corre paralela al reloj y las líneas de datos para asegurar la integridad de los datos. Lo cero es asegurarse de que las corrientes inducidas por las transiciones de datos no creen voltajes a través de las referencias DAC o las salidas analógicas. La mayoría de los DAC tienen pinnouts que están pre-pensados para hacer esto posible.