Arquitectura SDF Radix-2 Dip FFT segmentada

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Quiero implementar la FFT de reducción de la frecuencia de retroalimentación (SDF) de un solo trayecto de Radix-2 con canalización en VHDL. Estoy tratando de entender la arquitectura a continuación como se describe en este MIT OpenCourseWare Lecture

Dado que es un DIF FFT, ¿no debería la mitad superior de los datos pasar directamente a la siguiente etapa sin requerir la multiplicación con el factor Twiddle? ¿Hay un multiplexor que controla la multiplicación y no se muestra en el diagrama? ¿Alguien puede por favor elaborar esta arquitectura?

    
pregunta Madhur

1 respuesta

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Tienes toda la razón, la mitad superior de cada etapa no requiere multiplicación. Sin embargo, la forma de implementar "no multiplicación" no se describe en su esquema.

Según tengo entendido, los datos se serializan dentro y fuera de cada etapa, lo que se insinúa en el comentario de que los multiplicadores tienen una utilización del 50%.

Parece dudoso que reutilices estos multiplicadores para cualquier otra cosa. En ese caso, creo que tiene más sentido multiplicar por 1 la mitad superior que agregar un mux con retrasos coincidentes.

    
respondido por el Jonathan Drolet

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