Sé lo que es una señal de reinicio, pero ¿una señal de ajuste / reinicio? ¿No es eso imposible?

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Un esquema de Lattice Semiconductor incluye el flip-flop diagramado en D. Este D flip / flop acepta, entre otros, una señal Set / Reset.

Habría entendido una señal Set. Habría entendido una señal de reinicio. Incluso habría entendido las señales de Establecer y Restablecer en líneas separadas. Sin embargo, no puedo entender una señal de conjunto / restablecimiento conjunta. 

  -------------------
  |                 |
--| D             Q |--
--| CLOCK ENABLE    |
--|>CLOCK           |
  |                 |
  |    SET/RESET    |
  ------------------
           |

PREGUNTA

¿Qué es una señal Set / Reset, por favor?

INFORMACIÓN ADICIONAL

Para una referencia opcional, aquí está la hoja de datos (1.5 MB) en la que aparece el flip-flop D , en la Figura 3.2, página 9. Por supuesto, ¡no le pido que vaya a leer una hoja de datos de 52 páginas! (Esa sería mi tarea, no la tuya). Por lo tanto, las citas relevantes de la hoja de datos, que yo sepa, son las siguientes.

  

Cada celda lógica incluye ... un flip-flop estilo D (DFF), con una habilitación de reloj opcional y una entrada de control de reinicio ... [Sect. 3.1.1, página 9.]

     

... Descripción de la señal [es la siguiente].

     
  • Función: entrada.
    •   
  • Tipo: señal de control.
    •   
  • Nombre de la señal: Establecer / Restablecer. (Nota al pie: si no se usa Establecer / Reiniciar, entonces el flip-flop nunca se configura / reinicia, excepto cuando se borra inmediatamente después de la configuración).
    •   
  • Descripción: conjunto / reinicio local asíncrono o síncrono compartido por [un bloque de ocho celdas lógicas, cada celda incluye un flip-flop]. [Tabla 3.1, página 10.]
    •   

Uno puede deshabilitar externamente la señal Establecer / Restablecer, presumiblemente a través de la multiplexación o el desplegable alto-Z, pero no veo nada para decidir si la señal Establecer / Restablecer, cuando no está deshabilitada, debe configurar el flip-flop o restablecerlo .

¿Me estoy perdiendo algo?

Si sabes lo que es una señal Set / Reset, ¿me lo dirías?

    
pregunta thb

3 respuestas

3

Además de la excelente respuesta de @Tom Carpenter , tenemos otra forma de verificar que esta interpretación es correcta. .

El proyecto IceStorm proporciona documentación completa de los bits que configuran el mosaico LOGIC . En particular:

  

LC_i [18] es el bit Set_NoReset. Cuando se establece este bit, la señal de establecer / restablecer se establecerá, no se restablecerá el flip-flop.

También podemos ver que el Flipflop también se puede configurar como un pestillo.

    
respondido por el wrtlprnft
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Es muy probable que no sea realmente una señal de "establecer / restablecer", sino una señal que se puede configurar para configurarse o restablecerse, según la configuración del dispositivo. Tenga en cuenta que en la figura 3.2 (copiada a continuación para mayor claridad), dice "flip-flop con el conjunto [...] opcional o controles de restablecimiento".

De forma similar, también serán los bits de configuración los que deshabiliten la señal por completo si no se utilizan. Puedes ver esto en la figura 3.2:

    
respondido por el Tom Carpenter
0

Los tipos D combinan los pines establecidos y restablecidos con un inversor para que los pines establecidos y restablecidos estén en estados opuestos, lo que evita el estado prohibido de ninguno establecido.

Fuente: Tutoriales electrónicos: el flip-flop tipo D

  

"El flip-flop tipo D es un flip-flop Set-Reset modificado con la adición de un inversor para evitar que las entradas S y R estén al mismo nivel lógico.

     

Una de las principales desventajas del circuito biestable de la puerta básica SR NAND es que la condición de entrada indeterminada de SET="0" y RESET="0" está prohibida.

     

Este estado obligará a ambas salidas a estar en la lógica "1", anulando la acción de enclavamiento de retroalimentación y cualquiera que sea la entrada al nivel lógico "1" primero perderá el control, mientras que la otra entrada aún en la lógica "0" controla El estado resultante del pestillo.

     

Pero para evitar que esto ocurra, se puede conectar un inversor entre las entradas "CONFIGURAR" y "RESTABLECER" para producir otro tipo de circuito de flip flop conocido como Data Latch, Delay flip flop, tipo D biestable, Flip-flop tipo D o simplemente un Flip Flop tipo D, como suele llamarse ".

Fuente: Hyperphysics - Clocked D Flip-Flop

  

"El flip-flop D intenta seguir la entrada D pero no puede hacer las transiciones requeridas a menos que el reloj lo habilite. Tenga en cuenta que si el reloj está bajo cuando ocurre una transición en D, la transición de seguimiento en Q ocurre en la siguiente transición ascendente del reloj ".

     

SielbloqueDFFfueraencambiounDFFhechoapartirdepestillosNAND,severíaasí:

    
respondido por el Rob

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