Metodología de reloj síncrono frente a común en diseño físico

Siempre que un bit de datos en particular no esté asociado a un borde de reloj en particular, no hay razón por la que ambos esquemas no puedan alcanzar la misma velocidad; Esto es cierto en bastantes estándares en serie. Tenga en cuenta que los relojes de referencia que se utilizan son normalmente mucho más lentos que la velocidad de la interfaz; se utilizan internamente en los puntos finales del enlace de datos a través de un PLL para generar el reloj de la interfaz.

Considere la realidad de los esquemas de sincronización:

Estos son los dos esquemas, pero con una adición importante: el reloj de referencia local utilizado en los esquemas sincrónicos de origen:

Serequiereelrelojdereferencialocalenlosesquemassíncronosdeorigen,yaquenecesitamosunrelojlocalparasincronizarlosdatosenelprimercaso.Estotambiénsignificaquelosrelojesdelreceptorseránligeramentediferentes(nohaydososciladoresqueseanprecisamentedelamismafrecuencia).

Algunosestándaresserialesimplementanesto,como Infiniband y PCI Express para nombrar solo dos.

Debido a la necesidad de un reloj local en cada extremo del enlace, que diferirá (las especificaciones lo permiten, bastante razonablemente), los enlaces funcionan a diferentes velocidades en transmisión y recepción. Esto agrega un nuevo requisito al enlace para evitar saturación del búfer del receptor e introduce el concepto de Paquete ordenado de envío ; es decir, se requiere un búfer elástico (los conjuntos ordenados son importantes por muchas razones) agregando un poco de complejidad, pero no es necesario distribuir un reloj para un funcionamiento adecuado (muy importante de tablero a tablero o incluso de caja) a los enlaces del cuadro).

La arquitectura del reloj distribuido generalmente no tiene ningún requisito de coincidencia de longitud en el reloj común, por lo que aunque la frecuencia del reloj es la misma en cada punto, la fase relativa es desconocida, por lo que los receptores deben determinar de forma dinámica cuál borde del reloj para usar para registrar los datos; esto también agrega complejidad.

Además, las implementaciones de placa a tabla y caja a caja de este tipo necesitarían este reloj distribuido, agregando cables y búferes que a su vez agregan complejidad al sistema en general.

Es interesante que PCI Express también admite este modo, así como HyperTransport .

Entonces, ¿qué esquema es mejor? Tampoco, ambos tienen pros y contras; La aplicación específica determina cuál es el adecuado.

1) No entiendo tus etiquetas. ¿Ha incluido el retardo de interconexión en su cálculo? El retardo de interconexión puede ser un factor significativo, si no un factor dominante (incluso dentro de un IC). En la configuración síncrona de origen, si los retrasos de los datos y las líneas de reloj coinciden, entonces el efecto de los retrasos de interconexión en la velocidad de conmutación se cancela, permitiendo una velocidad de reloj más rápida.

Cuando se trata de interfaces fuera de IC de muy alta velocidad, el retardo de interconexión suele ser más largo (o mucho más largo) que el período de reloj. Tome USB3, por ejemplo, a 5 GHz, el período es de 0,2 ns, mientras que un cable de 1 metro tendría un retraso de alrededor de 6 ns. El reloj y los retrasos de interconexión de datos se combinan perfectamente porque en realidad están codificados en la misma señal.

2) Para un diseño típico que involucra flip-flops, las entradas y salidas están conectadas de forma cruzada por lógica combinatoria. Esto es ciertamente cierto con los diseños resultantes del método de lógica de transferencia de registro (RTL). Al observar un ejemplo de las salidas de FF1 a las entradas de FF2, y de las salidas de FF2 a las entradas de FF1, no se evita el retardo de interconexión porque FF1 tiene que funcionar con un reloj.

Una posible alternativa es imponer una operación sincrónica de fuente de todos modos, de modo que las señales conectadas a FF1 vengan con un reloj diferente, entonces esas señales deben volver a sincronizarse a FF1 con la penalización de un retraso de reloj, pero esto no tiene sentido porque lo más probable es que su diseño sea más lento y complejo.