Cargar / Almacenar arquitectura

Lo que mencionas es solo una de las muchas diferencias entre CISC y RISC.

Una forma en que RISC intenta minimizar las paradas de memoria es hacer que el compilador programe los accesos a la memoria. Con CISC, el compilador tiene pocas oportunidades de optimizar los accesos de memoria, pero una ventaja de las instrucciones de ciclo simple más simples de RISC es que puede reorganizar esas instrucciones en tiempo de compilación para optimizar los accesos a la memoria. Las instrucciones CISC son demasiado complejas para que el compilador sepa cuándo y dónde se pueden reorganizar las instrucciones. La ventaja de RISC depende parcialmente de que un compilador optimizador entienda cómo se puede manipular el flujo de instrucciones.

Hay otros atributos de RISC que están destinados a ofrecer mejoras. Uno es el revestimiento de tuberías pesado, otro es el potencial para velocidades de reloj más rápidas, y el tercero es caché de instrucciones y datos. Sin embargo, las arquitecturas CISC han adoptado muchas de las técnicas que se previeron para RISC y han tendido a mantenerse al día con el rendimiento de RISC.

La diferencia es que puede anticipar el retraso y colocar instrucciones no relacionadas en las ranuras después de la carga, que no se detendrán porque no dependen de la carga que se debe completar.

El registro de destino de la carga tendrá un valor indeterminado hasta que se complete la carga; diferentes arquitecturas tienen diferentes mecanismos para rastrear cargas pendientes: una posible implementación marcaría el registro de destino como no válido en una etapa temprana, por lo que la siguiente instrucción se detendría si intentara leer y restablecería ese indicador al completar la instrucción de carga. / p>     

RISC vs CISC se ha convertido en un debate más teórico desde 1995, cuando Intel introdujo un núcleo RISC en x86 , y ARM extendió su conjunto de instrucciones con Thumb , alejándose de la filosofía RISC de longitud de instrucción fija. Ninguna de las CPU modernas son puramente RISC o CISC.

En lo que respecta a las paradas de tuberías, se trata de evitar peligros en la tubería. Las instrucciones complejas tendrán más peligros, que pueden ser más difíciles o imposibles de evitar para el compilador. Las instrucciones simples con pocos efectos secundarios tendrán menos riesgos y darán más libertad al compilador o CPU para ejecutarlos fuera de orden.

En su ejemplo, el procesador CISC estará ocupado ejecutando su instrucción mientras la lea en la memoria en el paso 1 y en la memoria de escritura en el paso 3. Un procesador RISC podría ejecutar diferentes instrucciones de "cálculo" en paralelo con los pasos 1 y 3, duplicando el rendimiento en un caso ideal.