Sabemos que en la implementación de varios ciclos de un procesador MIPS, la instrucción de tipo R toma 4 ciclos.
Sin embargo, en la implementación de MIPS en tramitación, para las instrucciones de tipo R, la 4ta etapa (MEM) está presente pero no ocurre nada significativo (durante esa etapa). La grabación del archivo de registro real se produce en el 5º ciclo (WB).
¿Por qué la reescritura no ocurre en el 4º ciclo (para canalización)?
¿Por qué la reescritura no ocurre en el 4º ciclo (para canalización)?
Simplemente porque esa no es la función del cuarto ciclo. Piense en la tubería como una serie de cubos. Cada cubo tiene un papel específico. El agua se vierte en el primer cubo. Del primero al segundo. Del segundo al tercero, etc. Cuando el agua está en cada cubeta, se le hace algo específico (si es necesario). Solo cuando llegue al quinto grupo se realizará la operación asociada con el quinto grupo.
En términos más similares a la CPU, cada fase de la tubería es un subcircuito separado con operaciones dedicadas. La 5ª fase se ocupa de la escritura en los registros. El cuarto no. No puedes hacerlo en la cuarta fase porque ese subcircuito no tiene la capacidad de escribir en un registro, solo en la memoria.
Tampoco se puede "saltar hacia adelante" de la 3ª fase a la 5ª fase, ya que la instrucción anterior está utilizando la 5ª fase.
Esta imagen debe aclarar:
Silainstrucción2seomitieradirectamentedeALUaReg,chocaríaconlainstrucciónanteriorsiesofueraALU->DM->RegyaqueambasoperacionesRegestaríanocurriendoalmismotiempoenelmismocircuitofísico(enelcicloderelojCC5).
Unaoptimizaciónquepuede(ylohace)esenviardatosdevueltaporlatubería,asíqueenvezdeescribira,digamos,registre$4yluegoleadesdeelregistro$4inmediatamentedespués,simplementepasa.Losdatosvuelvenadondeseleeríandesde$4paraahorrartiempo.EstosedenominaDesviacióndedatosysedetallaenlasección2.6de
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