Trabajando con la sección FPGA del chip Zynq del Zedboard. Quiero usar una señal externa como reloj (en cualquier caso, la herramienta deduce que es un reloj ya que tengo @ (posedge sclk_loopback) en el HDL).
Desde los foros, veo que necesito usar "pines compatibles con el reloj", y el JA4 y el JA10 son los dos pines "capaces del reloj" disponibles en los conectores PMOD. Sin embargo, me sale este error:
[Place 30-876] El puerto 'sclk_loopback' está asignado a PACKAGE_PIN 'AA8' que solo se puede usar como la N lado de una entrada de reloj diferencial.
Parece que no puedo encontrar la información necesaria para seguir adelante. Parece que JA4 sería la entrada positiva y JA10 negativa --- si es así, ¿tienen que ser señales complementarias? ¿O funcionaría si vinculara JA10 con GND y luego alimentara una señal de reloj a través de JA4?
Cualquier puntero será muy apreciado.
Nota: el circuito funciona si anulo la verificación del DRC como se sugiere al final del mensaje de error (set_property CLOCK_DEDICATED_ROUTE FALSE ...). Pero no funciona de manera confiable a la velocidad que necesito para que funcione, por lo que sospecho que mi próximo paso es solucionar este problema del reloj externo.
¡Gracias!