Medición de la diferencia de fase - problema de simulación LTSPice

El flip-flop D está funcionando como se esperaba, pero su simulación tiene otros problemas: -

1. el comparador LT1716 es mucho más lento que el uA710 (~ 3 tiempo de conmutación frente a 20 ns). A 20 kHz, esta conmutación lenta provoca una notable distorsión en la sincronización del pulso. Para mejorar la precisión, debe disminuir la frecuencia de entrada (por ejemplo, a 2 kHz).

2. Sus bloques lógicos digitales están configurados en sus niveles lógicos predeterminados de 0-1V (en comparación con ~ 0-3.5V para TTL), por lo que la amplitud de salida será menor que en el circuito original.

Tenga en cuenta que el uA710 tiene salidas compatibles con TTL, pero con un suministro negativo, el LT1716 arrancará a continuación a tierra (que no es compatible con la mayoría de las familias de lógica digital). Solo funciona en LTspice porque la lógica simulada no tiene restricciones de voltaje de entrada.

Otros problemas se comparten con el circuito original: -

3. No hay resistencia entre la salida del flop-flop y la base 2N2369. En un circuito real, esto probablemente enfatizaría el flip-flop y aumentaría el voltaje de saturación del transistor.

4. El 2N2369 tiene un voltaje de saturación bastante alto que afecta a la salida cuando se enciende. Debe reemplazarse con un tipo de baja saturación, como FTZ849.

5. Cuando el transistor se enciende, reconfigura el amplificador operacional asociado de modo inverso a no inversor, pero también reduce la impedancia en el punto E, lo que reduce el voltaje de la señal. Esto puede solucionarse insertando un amplificador de búfer de ganancia unitaria entre la salida del filtro de paso bajo y las resistencias 2x 15k.