¿MSP430 UCSWRST = 1 también restablece el genetador del reloj de bits?

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El capítulo SPI.3.1 dice:

"El USCI se restablece mediante una PUC o mediante el bit UCSWRST. Después de una PUC, el bit UCSWRST se establece automáticamente, manteniendo la USCI en una condición de reinicio. Cuando se establece, el bit UCSWRST reinicia el UCxRXIE, UCxTXIE, UCxRXIFG, UCOE y UCFE y establece el indicador UCxTXIFG. Despejando UCSWRST libera la USCI para la operación. "

No dice nada sobre lo que sucede con el generador de reloj de bits. Esto tiene cierto impacto con velocidades de transmisión bajas (valores de prescaler altos).

¿El tiempo SPI es determinista debido a que RxIFG detiene la entrada del generador de reloj de bits o solo detiene la salida del generador de reloj de bits?

Si no es determinista, ¿alguna sugerencia sobre cómo se puede lograr esto?

    
pregunta skvery

1 respuesta

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Parece que depende de si estás en modo maestro o esclavo.

  

16.3.5 Habilitar SPI

     

Cuando el módulo USCI se habilita al borrar el bit UCSWRST, está listo para recibir y transmitir. En   modo maestro el generador de reloj de bits está listo, pero no está sincronizado ni produce ningún reloj. En modo esclavo   el generador de reloj de bits está desactivado y el reloj lo proporciona el maestro.   Una operación de transmisión o recepción se indica mediante UCBUSY = 1.   Un PUC o un bit UCSWRST establecido desactiva la USCI inmediatamente y se termina cualquier transferencia activa.

    
respondido por el M.Ferru

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