Uso correcto (bajo consumo de energía) de un búfer de tres estados cuando se usa como cambiador de nivel.

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En mi aplicación, tengo una MCU de 3.3v que maneja un dispositivo basado en una línea lógica a 4-5V, donde necesito poder poner la palanca de cambio de nivel en un estado de alta impedancia. (Esto es particularmente importante para evitar el flujo de retorno actual con los chips mal diseñados que estoy usando). Siguiendo los consejos de esta respuesta , obtuve un NXP 74LVC2G125.

Para el búfer de tres estados, estoy manejando VCC a 5 voltios, pero el OE y las entradas utilizan la lógica de 3.3V. Cuando leo la hoja de datos, estos son rangos aceptables para la entrada lógica ALTA. Sin embargo, me doy cuenta en la práctica de que cuando el OE se coloca alto (a 3.3 V) para cerrar el búfer de tres estados, el chip continúa consumiendo aproximadamente 10 mA. Esto me sugiere que a pesar de las especificaciones, no estoy saturando el transistor que está impulsando el estado de alta impedancia. Estoy apuntando para una aplicación de bajo consumo.

Estoy buscando un chip de reemplazo que sirva para el mismo propósito. ¿Qué especificación debo buscar para asegurarme de que la lógica de 3.3 V se apagará completamente y activará completamente el búfer de tres estados? Por ejemplo, ¿este mismo chip SN74LVC2G125 de TI tendrá el mismo problema? ¿O será una variación en el chip, como SN74LVC2G241 , abordar el problema?

No tengo ningún fondo analógico EE.

    
pregunta Jeremy Gilbert

3 respuestas

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Como ya se dijo en otra respuesta, 3.3 V no es suficiente para garantizar el cambio completo de una puerta CMOS alimentada por 5 V.

Deberías considerar cambiar tu parte de LVC por una de una de las familias lógicas "T" como HCT o ACT.

Estos tienen niveles de entrada TTL, por lo que se garantiza que 3 V cambien por completo las entradas, pero proporcionan niveles de salida de swing completo como las familias CMOS.

Por ejemplo, 74HCT125 proporciona cuatro búferes no inversores de habilitación independiente con estas propiedades lógicas . 74AHCT125 hace lo mismo, pero con una corriente de reposo más baja, y probablemente otros cambios de especificaciones.

    
respondido por el The Photon
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Su voltaje lógico de entrada no está realmente dentro de las especificaciones del dispositivo si lo conduce desde 5v.

Si VCC es 5V, el Vih requerido es 0.7 * VCC que es 3.5v.

Veo que también tiene una especificación de corriente de suministro adicional si Vin está 0.6v por debajo de VCC, es decir, un máximo de 500uA por pin de entrada con un típico de 5uA. Lo está ejecutando con aproximadamente 1.7V por debajo de VCC, por lo que puede ser mucho peor que podría tener en cuenta su medición de 10 mA.

El chip TI parece estar especificado de manera similar.

No tengo una buena sugerencia para una solución en este momento.

    
respondido por el Kevin White
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La hoja de datos de esta parte es confusa, en mi experiencia con la hoja de datos de todos modos.

En la página 1, dice: "La acción de activación de Schmitt en todas las entradas hace que el circuito sea altamente tolerante a los tiempos de subida y caída más lentos. Las entradas pueden manejarse desde dispositivos de 3,3 V o 5 V. Esta característica permite el uso de estos dispositivos como traductores en un entorno mixto de 3.3 V y 5 V "

Todo bien allí. Pero en las tablas posteriores que cubren Vi, enumera la lógica baja máx. Voltaje como 0.3xVcc y lógica alta min. como 0.7xVcc. Estos son niveles estándar para la lógica de CMOS, como han dicho otros, y no se mencionan más las entradas de activación de Schmitt (una búsqueda encuentra 'Schmitt' una vez, en la página 1).

Es casi como si la página 1 contuviera las funciones previstas, pero el resto de la hoja de datos es estándar para un IC de lógica CMOS.

Le recomendaría que siga con las partes alternativas que enumeró.

    
respondido por el TonyM

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