Flip-Flop Hecho con 74xx Chips que no se enganchan constantemente

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Estoy tratando de conectar dos pestillos hechos por chips 74xx (salida normal: 7404, 7408, 7432 ...), de modo que la señal de salida principal invertida se trabe en el primer circuito en el borde descendente y en el segundo Circuito en el flanco ascendente. Por lo tanto, la salida principal cambiará de baja a alta y viceversa en cada ciclo de reloj.

El reloj es un pulsador con rebote conectado a un invertido para crear bordes afilados. La sincronización se realiza enviando la señal del reloj a través de más inversores.

Cada circuito funciona perfectamente cuando se prueba individualmente, pero tan pronto como conecto la salida del primero a una entrada del segundo, solo se engancha correctamente aproximadamente el 20% del tiempo.

Para solucionar este problema, agregué un condensador 1uF.

Al probar el circuito, encontré que en una puerta AND, la salida baja antes que cualquier entrada baja. Lo probé con un simple pestillo S-R para comprobar qué señal baja primero.

Aquí están los esquemas:

simular este circuito : esquema creado usando CircuitLab

Aquí está el tablero:

Los cables amarillos en la parte inferior crean un pestillo S-R que usé para las pruebas. Las pruebas demostraron que la salida de la primera puerta AND en el tercer chip baja primero, luego la señal de reloj (primera entrada) y luego la salida de la primera puerta OR (segunda entrada).

Lo que debería suceder (3er chip, 1ra puerta): El reloj se apaga - > la salida baja - > La segunda entrada en la segunda puerta AND se pone en baja DESPUÉS de que el reloj en la segunda puerta AND esté en posición alta - > pestillo exitoso

Lo que parece suceder: La salida baja (??) - > el reloj y la segunda entrada se agotan (a tiempo) - > La segunda entrada en la segunda puerta AND pasa a bajo ANTES que el reloj en la segunda puerta AND pasa a nivel alto - > pestillo fallido

Uno podría pensar que la salida baja demasiado pronto, porque la segunda entrada baja antes que el reloj. Pero eso no puede suceder porque la señal de la segunda entrada depende del mismo reloj y pasa por más transistores (se retrasa). Sin embargo, mantener la segunda entrada estable con un condensador resuelve el problema.

Entonces, ¿cómo puede bajar la salida de esa puerta antes que cualquiera de las entradas?

¿Por qué ambos circuitos funcionan cuando están separados (lo que significa que la segunda entrada de sus primeras puertas AND se tira manualmente hacia arriba o hacia abajo) pero no cuando el segundo pestillo recibe su señal de la primera y viceversa?

    
pregunta uzumaki

2 respuestas

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Resultó que la señal del reloj era la culpable.

La transición de la señal del reloj fue demasiado lenta, por lo que la salida de cada compuerta que estaba directa o indirectamente conectada a la señal, cambió su estado de manera lenta. El retraso de propagación de las puertas no fue suficiente para compensar esto. Debido a que el reloj estaba a medio camino entre HI y LO durante un tiempo relativamente largo, el pestillo estaba en estado flotante y la primera puerta estabilizada definió el resultado.

El mismo problema también se presentó en el diseño sugerido de flip-flop de Texas Instruments.

En su lugar, el uso de un pestillo SR permite el cambio manual entre HI y LO que no necesita rebotar y crea una señal de reloj con bordes afilados. Esta señal de reloj tiene una frecuencia baja, pero bordes afilados y no causa los problemas que ocurrieron antes.

    
respondido por el uzumaki
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Cuando ignoras los retrasos de propagación con retrasos excesivos de las etapas en cascada, ves que tienes una Condición de carrera y forzaste la carrera con un gran límite.

El diseño adecuado se ve a continuación. tenga en cuenta que el número de etapas desde las entradas a las salidas es simétrico.

Aunque la anterior es la topología para LS TTL y está utilizando HC CMOS, no importa para aprender, pero el CMOS FF está hecho de puertas de transmisión (TG)

    
respondido por el Tony EE rocketscientist

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