Actualmente estoy trabajando para un proyecto para mi universidad. Se trata de Intel SoC Embedded Development Suite, y para esto necesito una placa FPGA real. Desafortunadamente, no puedo comprar una tabla, porque cuesta mucho y mi universidad no tiene ninguna (mi mentor dijo que se está ordenando ahora, pero tomaría un tiempo antes de que llegue la tabla); Así que realmente quiero simular el tablero. ¿Hay alguna manera de hacer esto?
Gracias de antemano
Todos los FPGA se pueden simular, después de todo, son solo (*) circuitos lógicos digitales.
Para los FPGA de Altera (Intel), puede usar ModelSim para simulación. Cuando descarga las herramientas de Quartus EDA, hay una opción para descargar una copia gratuita de ModelSim Starter Edition que se ha personalizado para incluir modelos de simulación completos para varios FPGA.
El mejor lugar para comenzar cuando se diseñan sistemas para FPGA es construir sistemas bloque por bloque, simulando sobre la marcha. Es mucho más fácil ver si algo en la lógica se está comportando mal en un simulador que en un FPGA porque puedes ver cada señal en el diseño.
(*) Bueno, no del todo, muchos tienen muchos transceptores emocionantes, PLL y otros gubbins, pero generalmente se proporcionan modelos de simulación.
Puedes comenzar a simular el uso de una cadena de herramientas gratuita. Tendrías que trabajar un poco para que se ejecute en el hardware real de una forma u otra si llegas a ese punto.
Uso Icarus Verilog , un simulador gratuito de Verilog. En mi Mac, simplemente lo instalo usando MacPorts :
port install iverilog
En un sistema * nix, probablemente también tenga algún tipo de administrador de paquetes. En Windows, se puede ejecutar en cygwin, pero no tengo experiencia con él en Windows.
Icarus Verilog incluye el comando vvp que, cuando se ejecuta en el archivo de salida del comando iverilog , produce un archivo .vcd . Este archivo .vcd se puede cargar en un visor de forma de onda para la inspección visual de la simulación (uso Scansion en mi Mac). Hay una pregunta sobre el desbordamiento de pila sobre cómo visualizar las simulaciones de Verilog.
El comando iverilog no otorga a su salida la extensión .vvp por defecto, pero prefiero esa extensión. Use el indicador -o para cambiar el nombre del archivo de salida iverilog . A continuación, se explica cómo crear el .vcd para un solo módulo Verilog y su banco de pruebas:
iverilog -o module.vvp module.v module_tb.v
vvp module.vvp