Otra solución para todos los MOS está en la región de saturación de corte

Supongo que te refieres a la región del triodo por corte. (En mi entorno se llama así) Aquí el VDS es más pequeño que el umbral necesario para una alta resistencia de salida. No hay ningún canal de pellizco debido al pequeño VDS.

Es muy extraño que escribas que todo el mos está en esta región. No lo creo. Si tiene una entrada de modo común alto, el nmos de entrada podría estar en esta región, porque el diodo cae sobre el pmos. Pero en este caso, el sumidero de corriente en la parte inferior debería tener suficientes VDS para estar en saturación.

Puede reducir el umbral de saturación para VDS si usa densidades de corriente más pequeñas, es decir, use transistores más anchos para la misma corriente. En el caso de dispositivos de canal más largos, teóricamente, puede bloquear esta función fácilmente. Creo que la longitud del canal es lo suficientemente larga como para reducir significativamente VDsat. Con una simulación de dcOp puede verificar los parámetros de poit de operación, como vdsat.

Otras notas:

• use varios dedos, no solo un dedo ancho.
• tendrá un desplazamiento sistemático debido a la diferencia de densidad actual entre M10 y M7.
• use una unidad de longitud y ancho de canal para los transistores si es posible. De lo contrario, no tendrá coincidencia y las corrientes diferirán de lo que podría simular. Solo los valores relativos son ciertos en el diseño de IC.

Hay dos posibilidades. Una de ellas es que los pMos en la parte superior de su amplificador tienen un Vt alto debido a que está causando un problema de espacio. Otro es el caso con los circuitos de polarización (lab3). Pero me gustaría saber si los nMos en el circuito de polarización tienen un encendido adecuado para estar seguros de que [V1a, V1b].