La hoja de datos dice:
SECUENCIA DE ENCENDIDO
Porque el voltaje de salida del DAC es controlado por el voltaje monitorear y controlar el bloque (ver Figura 42), es importante alimente el pin DVCC antes de aplicar cualquier voltaje al AVDD y pines AVSS; de lo contrario, las puertas de transmisión G1 y G2 están en Un estado indefinido. La secuencia de encendido ideal está en el orden siguiente: GND, SIG_GND, DAC_GND, DVCC, AVDD, AVSS, y luego las entradas digitales. El orden relativo de poder AVDD y AVSS no son importantes, siempre que estén alimentados despues de DVCC.
No puedo ver en el documento ninguna información sobre cuánto tiempo después de DVCC deberían subir los otros rieles.
Mi pregunta es: está bien alimentar todos los rieles juntos (+ 12V y + 3.3V provienen de LDO, -12V de ICL76660A) minimizando el tiempo en que G1 y G2 están en un estado indefinido, o es obligatorio retrasar AVCC / AVSS? En tal caso, ¿cuál es el retraso mínimo necesario?
La Figura 43 muestra un circuito externo para retrasar el AVdd pero el texto dice:
C1, R2 y R3 son los componentes principales que dictan el retraso de la habilitación de DVCC a AVDD. Ajuste los valores de acuerdo con el retraso deseado .
Bueno, realmente no tengo un retraso deseado ... ¡parecen tener uno!