Cap de desacoplamiento en la parte posterior: ¿Crear vía separada?

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Ya hay muchas preguntas sobre la colocación correcta de los topes de desacoplamiento en diferentes situaciones (capas múltiples, lados diferentes, etc.).

Como regla general (por ejemplo, Cómo para colocar el condensador de desacoplamiento en la PCB de cuatro capas? ), se recomienda con frecuencia conectar directamente las tapas de desacoplamiento entre los pines IC y desde allí una vía para Plano de potencia / tierra. La razón es asegurar que las corrientes fluyan a través de la tapa.

Basado en este Cap de desacoplamiento: ¿Más cerca del chip pero con vía o más lejos sin vía? y esto ¿Qué tan importante es colocar las tapas de desacoplamiento en el mismo lado de la PCB? pregunta He decidido poner mis gorras en el lado opuesto. Además, tendré un tablero de 8 capas con múltiples planos de tierra / planos de potencia.

Para conectar mis tapas de desacoplamiento tengo un bosque de vías desde el pin VDD al otro lado de la placa. En el otro lado, conecto las tapas entre la paleta de tierra y las vías.

Sin embargo, para seguir la regla general anterior, no debería conectar las vías al plano de tierra. En su lugar, use vías separadas para conectar el límite al plano de suministro.

Esto me parece bastante inútil y extraño. Para hacer la pregunta larga corta:

Al colocar la tapa de desacoplamiento en el otro lado de la placa, ¿está bien conectar los planos de potencia / tierra con las mismas vías que conectan la tapa y el chip o deberían estar conectados por separado?

Para dar un ejemplo de precicio, esto muestra el diseño frontal y posterior:

Como se puede ver, las 6 vías etiquetadas Vdd1V2 también se conectan directamente al plano de potencia Vdd1V2. no tengo vías separadas para conectar la red Vdd1v2 (entonces local) en la parte posterior al plano de potencia.

    
pregunta divB

2 respuestas

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Odio las reglas de oro, las abolo donde trabajo. Es mucho mejor entender por qué. Dicho esto, su objetivo en una buena estrategia de desacoplamiento debe ser minimizar la impedancia en sus frecuencias de interés. Esto se traduce en querer minimizar la inductancia, lo que generalmente significa reducir el área del bucle o reducir la impedancia de las trazas / planos / vías de conexión. Así que puedes crear una buena ruta de baja inductancia entre tus pines de chip y esa tapa colocándolos en la misma capa y ejecutando amplias trazas hacia ella.

Entonces quieres una buena ruta de baja inductancia a tus planos de poder. Un conjunto de vías justo en la tapa parece una buena idea. Por supuesto, dos conjuntos de vías reducirían aún más su inductancia ya que la inductancia de cada vía sería paralela entre sí. (A menudo hago Via in pad, pero tengo el lujo de usar esos procesos. También puede hacerlo si ya está en un tablero de ocho capas).

Con eso dicho y siendo un diseñador que entiende su sistema, ahora puede hacer sus propias compensaciones. En su estructura anterior, me parece que su área de bucle es innecesariamente larga, así que buscaría formas de reducirla. Pero quizás tenga otras razones para eso, así que tenga en cuenta que desea reducir el área de bucle y la impedancia entre las tapas, los pines y los planos de potencia.

Si quieres saber si lo que has hecho es "lo suficientemente bueno" o aún más difícil, antes de construirlo, deberás comprender tus requisitos dinámicos actuales y luego realizar un cierto nivel de simulación. De lo contrario, sus opciones son realmente intentarlo, o sobre diseñarlo un poco para darle un poco de margen.

    
respondido por el Some Hardware Guy
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La inductancia más baja para conectar un capacitor de derivación tiene DOS requisitos: 1) área cerrada más baja 2) la inductancia más baja de los cables de conexión de silicio a través del marco de plomo hacia afuera hasta la tapa de derivación.

(1) podría lograrse con un tope en la parte posterior, debajo del par (adyacente?) VDD / RTN de la MCU

(2) se puede lograr utilizando PLANES bajo los pines IC VDD / RTN y tener el plano mismo debajo de los cables hacia la tapa de derivación y ese plano mismo debajo de la derivación cap.

    
respondido por el analogsystemsrf

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