¿Qué es el "tiempo de recuperación" en la hoja de datos de CY74FCT191T?

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Viendo la hoja de datos de CY74FCT191T de TI encontré esta línea:

\ $ t_ {rec} \ $ tiempo de recuperación | #PL después de CLK ↑ | 4.5 ns

Dudo entre dos interpretaciones de esta línea, #PL cargando datos durante su transición descendente:

  • #PL no debería caer contando 4.5 ns desde el flanco ascendente de CLK
  • #PL no debería tener un conteo bajo de 4.5 ns en el flanco ascendente de CLK

¿Cómo interpretar esta línea de hoja de datos? O, en general, lo que significa tiempo de recuperación en la hoja de datos de IC (no el tiempo de recuperación inversa del diodo)

    

2 respuestas

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¿Qué significa el tiempo de recuperación en la hoja de datos de IC?

En este caso, estamos hablando de datos que encajan los datos en la parte superior o inferior del CLK para esa sección. Indican que / PL solo funcionará si se cumplen esos límites de tiempo. / PL significa carga paralela, que es asíncrona al reloj 'CP'. Indican la hora en que se levanta / PL se recupera para permitir un nuevo CP o pulso de reloj. Es decir, / PL debe ser alto para el tiempo de Trec antes de un nuevo impulso de reloj, o se desconoce la salida de datos.

También un cambio de datos cuando el reloj está cambiando podría dar como resultado datos ambiguos, un 'estado metaestable', por lo que le están dando el ancho de 'ventana' en nS en el que / PL no funcionará correctamente. En realidad, le están diciendo que no realice una carga paralela durante esta ventana cuando el clk de CP también podría estar cambiando el valor de conteo.

En efecto, es una ventana de "salida". No use CP dentro de esta ventana de 'n' ns cuando / PL está bajo.

SUGERENCIA: Este IC cuenta con el flanco ascendente del reloj 'CP', por lo que puede usar el flanco descendente para habilitar la señal / PL. De esta manera no chocarán al mismo tiempo. Una simple puerta O funcionaría. Por cierto, la señal / PL anula el clk de CP, por lo que depende de usted decidir qué función es la más importante mientras el reloj está en marcha.

    
respondido por el Sparky256
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Para este dispositivo, en lugar de como un término general, se refiere al tiempo mínimo durante el cual / PL debe ser negado antes del próximo flanco ascendente de CLK.

En otras palabras, una transición baja-alta de / PL no debe ocurrir en el trec antes de un flanco ascendente CLK.

Si se permite que / PL aumente durante trec, lo que viola esta especificación de tiempo, los flip-flops internos podrían ser metastables o almacenar un valor de bit incorrecto.

    
respondido por el TonyM

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