Quiero simular un inversor con CMOS. Cuando agregué una capacitancia de carga y graficé el voltaje de salida. Vi un gráfico de voltaje brusco, así que cambié las dimensiones de los transistores y obtuve el gráfico que se muestra a continuación. 
¿Puedealguienexplicarloqueestásucediendocuandoestoyagregandounacapacidaddecarga,porfavor?
Aquíestáelcircuitoconcapacitancia.
Cuando agrega un condensador, se carga a través del PMOS de extracción para generar un '1' lógico. Si el PMOS tiene una resistencia de conexión definida, R y si la capacitancia del capacitor = C, la constante de tiempo RC decidirá el tiempo de aumento mientras se conduce la salida '1'. Es por eso que esa pendiente está ahí. De manera similar, el condensador se descarga a través del NMOS desplegable para conducir la salida a la lógica '0'. La resistencia ON de NMOS decidirá la constante de tiempo RC esta vez y, por lo tanto, el tiempo de caída para alcanzar la lógica '0'. Las dimensiones de los transistores decidirán sus resistencias. La relación W / L de PMOS a NMOS se mantiene en 2,5 para lograr tiempos de subida y caída iguales.
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